[发明专利]嵌入在MOS器件中的锗阻挡件

说明书

技术领域

本发明总体涉及半导体，更具体地，涉及金属氧化物半导体(MOS)。

背景技术

金属氧化物半导体(MOS)器件是集成电路的重要部件。MOS器件的性能影响着其中设置有MOS器件的整个集成电路的性能。因此，已研究了用于提高MOS器件的性能的方法。

发明内容

根据本发明的一方面，提供了一种集成电路结构，包括：半导体衬底；栅叠件，位于半导体衬底的上方；开口，延伸至半导体衬底内，其中，开口邻近栅叠件；第一硅锗区，位于开口中，其中，第一硅锗区具有第一锗百分比；第二硅锗区，位于第一硅锗区的上方，其中，第二硅锗区的第二锗百分比大于第一锗百分比；以及第三硅锗区，位于第二硅锗区的上方，其中，第三硅锗区的第三锗百分比小于第二锗百分比。

优选地，该集成电路结构还包括：基本不含锗的硅盖，位于第三硅锗区的上方。

优选地，该集成电路结构还包括：金属硅化物区，位于硅盖的上方并且与硅盖接触。

优选地，第二锗百分比与第一锗百分比之间的差大于约10％。

优选地，第二锗百分比与第三锗百分比之间的差大于约10％。

优选地，第一硅锗区和第三硅锗区中的至少一个具有持续增加的锗百分比，并且第一硅锗区和第三硅锗区中的至少一个的上部的锗百分比大于相应的下部中的锗百分比。

优选地，该集成电路结构还包括：金属氧化物半导体(MOS)器件，其中，第二硅锗区和硅锗区形成MOS器件的源/漏极区。

根据本发明的另一方面，提供了一种集成电路结构，包括：

半导体衬底；

栅叠件，位于半导体衬底的上方，其中，栅叠件包含在金属氧化物半导体(MOS)器件中；

MOS器件的源/漏极区，延伸至半导体衬底内，其中，源/漏极区包括：第一硅锗层，其中，第一硅锗层具有第一锗百分比；第二硅锗层，位于第一硅锗层的上方，其中，第二硅锗层的第二锗百分比比第一锗百分比大约10％；以及第三硅锗层，位于第二硅锗层的上方，其中，第三硅锗层的第三锗百分比比第二锗百分比小约10％；以及金属硅化物区，位于第三硅锗层的上方并且电连接至第三硅锗层。

优选地，第一硅锗层和第二硅锗层低于衬底和栅叠件之间的界面。

优选地，第二锗百分比大于第一锗百分比，并且第二锗百分与第一锗百分比之间的差介于约10％至约50％的范围内。

优选地，锗百分比在第一硅锗层和第二硅锗层之间的界面处发生急剧变化。

优选地，锗百分比在第二硅锗层和第三硅锗层之间的界面处发生急剧变化。

优选地，第一硅锗层的厚度介于约1nm至约10nm的范围内。

优选地，第二硅锗层的厚度介于约1nm至约10nm的范围内。

根据本发明的又一方面，提供了一种方法，包括：在半导体衬底的上方形成栅叠件；形成延伸至半导体衬底内的开口，其中，开口位于栅叠件的一侧；实施第一外延以在开口中生长第一硅锗层，其中，第一硅锗层具有第一锗百分比；实施第二外延以在第一硅锗层的上方生长第二硅锗层，其中，第二硅锗层的第二锗百分比大于第一锗百分比；以及实施第三外延以在第二硅锗层的上方生长第三硅锗层，其中，第三硅锗层的第三锗百分比小于第二锗百分比。

优选地，该方法还包括：在从第一外延转换至第二外延的时间点处，增大含锗前体的流速与含硅前体的流速之间的流速比率；以及在从第二外延转换至第三外延的时间点处，降低流速比率。

优选地，该方法还包括：形成位于第三硅锗层的上方并且与第三硅锗层接触的硅盖，其中，硅盖基本不含锗。

优选地，该方法还包括：形成硅盖之后，在栅叠件和硅盖的上方形成层间电介质(ILD)；在ILD中形成接触开口，其中，硅盖暴露于接触开口；形成接触开口之后，对硅盖实施硅化；以及用导电材料填充接触开口。

优选地，该方法还包括：在形成硅盖之后，实施硅化以硅化硅盖。

优选地，在第一外延期间，不原位掺杂p型杂质，而在第二外延期间，原位掺杂p型杂质。

附图说明

为了更全面地理解实施例及其优势，现参考结合附图进行的以下描述，其中：

图1至图11是根据一些示例性实施例的金属氧化物半导体(MOS)器件在制造的中间阶段的截面图；以及

图12示意性地示出了根据一些实施例的在MOS器件的外延区中的锗百分比的示例性分布图。

具体实施方式