[发明专利]分离栅极式存储器、半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种分离栅极式存储器、半导体器件及其制作方法。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构：堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式结构存储器，如图1所示，也包括遂穿氧化物层11、存储电子的浮置栅极多晶硅层12、氧化物/氮化物/氧化物叠层13和控制栅极多晶硅层14，但与堆叠栅极结构存储器不同的是，控制栅极多晶硅层14分为两部分，第一部分141位于浮置栅极多晶硅层12与氧化物/氮化物/氧化物叠层13形成的堆叠结构的上方部分区域，第二部分142位于上述堆叠结构的一侧，遂穿氧化物层11位于控制栅极多晶硅层14与浮置栅极多晶硅层12之间。为实现控制栅极多晶硅层14与衬底10、浮置栅极多晶硅层12与衬底10之间的隔绝，两者之间分别设置栅氧化层15、16。在存储和擦写性能上，分离栅极式结构存储器避免堆叠栅极结构存储器的过度擦写问题。

在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压源漏区形成热载流子通道，电子载流子遂穿过隔绝浮栅与源漏区的氧化层注入浮栅或从浮栅中抽出。

然而，实际使用中发现，上述分离栅极式快闪存储器存在一定问题。例如对于擦除操作，一般使用的电压大于7V，例如为12V，这容易造成沟道区的热电子效应，使用一段时间后，容易导致分离栅极式快闪存储器可靠性降低，即存储器出现性能退化。

此外，通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，主要为逻辑电路，包括逻辑晶体管。如果将分离栅极式快闪存储器与逻辑晶体管都做在分立的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中出现了将逻辑晶体管嵌入分离栅极式快闪存储器的集成半导体器件。

参照图1所示，由于控制栅14(具体为控制栅14的第二部分142)下的栅氧化层15需较厚，这是因为，在擦除过程中，控制栅14施加高压，栅氧化层15若不足够厚，则会出现从衬底10中拉电子进入控制栅14的问题。而外围电路区的逻辑晶体管的栅氧化层较薄，上述集成半导体器件在制作过程中，具有较厚栅氧化层15的分离栅极式快闪存储器与逻辑晶体管的制作工艺不兼容。

有鉴于此，本发明提供一种新的分离栅极式存储器、半导体器件及其制作方法，以解决上述技术问题。

发明内容

本发明解决的问题是提高存储晶体管的性能可靠性，同时提高存储晶体管与外围电路区逻辑晶体管的工艺兼容性。

为解决上述问题，本发明的一方面提供一种分离栅极式存储器，包括：

形成有源区与漏区的半导体衬底；

位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的浮栅；

位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层上的控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之间具有绝缘层；

位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅；

以及位于所述擦除栅与所述浮栅之间的遂穿绝缘层。

可选地，所述分离栅极式存储器为一对，该两个分离栅极式存储器沿所述擦除栅呈镜面对称。

可选地，所述第二栅氧化层的厚度范围为1nm～10nm。

可选地，所述源区设置有导电插塞，用于对所述源区施加电压。

可选地，所述绝缘层的厚度范围为20nm～100nm。

本发明的另一方面提供一种半导体器件，包括：存储单元区与外围电路区，所述外围电路区具有逻辑晶体管，其中所述存储单元区具有上述任一项所述的分离栅极式存储器。

本发明的第三方面提供一种半导体器件的制作方法，包括：

提供至少包括存储单元区与外围电路区的半导体衬底；