[发明专利]一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法

说明书

技术领域

本发明涉及一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法，属于CMOS集成电路空间单粒子效应防护技术。

背景技术

在空间辐射环境下，CMOS集成电路易受到单粒子翻转和单粒子瞬态的影响，可导致器件功能异常。图1是一个CMOS反相器的剖面图，若其输入端接低电平时，则输出为高电平。当有高能离子穿过器件时，在其路径上会产生电子-空穴对。在电场的作用下，空穴向NMOS晶体管的源端漂移，而电子向NMOS晶体管的漏端漂移。当这些电子积累到一定程度时，就会将漏端的电位由高拉向低，使其输出端逻辑由1变成0，输出一个错误电平值。

如果这个错误电平，通过电路反馈回来，导致在单粒子结束后，该点的错误电压无法恢复，造成功能错误，即发生单粒子翻转效应（SEU）。SEU一般发生在触发器和存储器件中。

如果该电路没有反馈回路，当单粒子辐射消失后，由于反相器输入端强制接在低电平，经过一段时间后，其输出端又会回到高电平。这种现象称为单粒子瞬变效应（SET）。SET一般发生在组合电路中，但是SET所引起的错误可能被触发器或存储器采样，从而引起SEU。

目前针对触发器单元的抗SEU电路级加固相关技术大多基于传统的双互锁存单元（DICE）结构，而传统的DICE结构中时钟信号易受到SET扰动，会导致触发器错误的时刻意外捕获数据；同时，该结构对于数据输入端的SET防护能力较弱，会导致触发器采集到错误的数据。

发明内容

本发明技术解决问题：克服现有技术的不足，提供一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法，避免时钟交叠发生，并减小功耗开销，进一步提升了触发器单元抗SEU/SET的能力，实现代价小、可靠性高。

本发明技术解决方案：一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法，实现步骤如下：

第一步，电路加固设计

基于DICE结构，采用0.13um体硅CMOS工艺，设计带延迟滤波的冗余时钟DICE触发器电路，所述带延迟滤波的冗余时钟DICE触发器电路由延迟滤波电路和DICE触发器电路组成，延迟滤波电路的输出与DICE触发器电路的数据输入端相连；所述延迟滤波电路由延迟单元和滤波电路两部分组成，利用延迟单元对输入的数据在前后800ps时刻分别进行取样，若这几个时刻输入不同，则说明数据受到SET扰动，则由滤波电路（C-element）进行比较表决，从而忽略扰动，维持之前的状态，降低了DICE触发器电路数据端受SET的影响,该电路结构的实现开销小，防护效果好；

所述DICE触发器电路包括数据输入端、数据输出端、冗余传输电路、两路冗余时钟、主锁存单元和从锁存单元；其中数据输入端在时钟的上升沿采样触发器输入的数据，输出连接主锁存单元和冗余的传输电路；主锁存单元在时钟处于高电平时，对采样的数据状态进行维持，并通过冗余传输电路将数据给到数据输出端进行输出；从锁存单元与主锁存单元之间通过冗余传输电路相连，在时钟处于低电平时，从锁存单元对采样的数据状态进行维持，并将数据给到数据输出端进行输出；两路冗余时钟为触发器各部分结构提供时序控制；

数据输入端采用C2MOS电路结构代替传统结构中的传输门，避免时钟交叠发生，并减小功耗开销；

采用两路冗余时钟设计，分别为CK1和CK2，通过两级相同的反相器后作为触发器的时钟输入，相对独立的时钟信号增强了抗单粒子瞬态脉冲的能力；

主锁存单元和从锁存单元均采用DICE，即双互锁存储结构，主锁存单元包括四个相关的存储节点MA、MB、MC、MD，其中MA和MC存储相同的逻辑值，称为一对主敏感节点，MB和MD存储相同的逻辑值，称为一对主敏感节点；其中MA和MB、MD存储不同的逻辑值，称为从敏感节点，MC和MB、MD存储不同的逻辑值，称为从敏感节点；

从锁存单元包括四个相关的存储节点SA、SB、SC、SD，其中SA和SC存储相同的逻辑值，称为一对主敏感节点，SB和SD存储相同的逻辑值，称为一对主敏感节点；其中SA和SB、SD存储不同的逻辑值，称为从敏感节点，SC和SB、SD存储不同的逻辑值，称为从敏感节点；

主锁存单元和从锁存单元之间，采用了结构相同的冗余传输电路，避免主级中的SET传播到从级；

DICE触发器的数据通过连接反相器输出，这种结构不仅可以使DICE触发器与外部负载隔离，并且可以提高输出的驱动能力，避免触发器内部晶体管采用过大的设计尺寸，减小了面积和功耗；

第二步，版图加固设计

（1）增加DICE触发器电路中存储节点之间的距离