[发明专利]半导体器件及其制造方法

说明书

本发明提供了半导体器件及其制造方法。在制造半导体器件的方法中，分离栅结构形成在衬底的单元区上，衬底包括单元区和逻辑区。逻辑区具有高压区域、超高压区域和低压区域，分离栅结构包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物层形成在分离栅结构和衬底上。间隔物层被蚀刻以在分离栅结构的侧壁上形成间隔物以及在衬底的超高压区域上形成第二栅极绝缘层图案。栅电极形成在衬底的高压区域、第二栅极绝缘层图案和衬底的低压区域的每个上。

技术领域

示例实施方式涉及半导体器件和/或其制造方法。更具体地，示例实施方式涉及具有单元区和逻辑区两者的闪速存储器器件和/或其制造方法。

背景技术

在闪速存储器器件中，已经开发了形成单元元件和逻辑元件两者的方法。下一代触摸IC产品可以不仅由逻辑区中的高压（HV）元件的电压驱动，因此在逻辑区中还需要超高压（UHV）元件。UHV元件使用具有大厚度的栅极绝缘层，这对于UHV元件的特性会是重要的。因此，对制造闪速存储器器件的方法存在需求，其中UHV元件的栅极绝缘层可以形成为相对于形成单元元件具有大厚度。

发明内容

至少一个示例实施方式提供制造具有单元区和逻辑区两者的闪速存储器器件的方法。

至少一个示例实施方式提供具有单元区和逻辑区两者的闪速存储器器件。

根据至少一个示例实施方式，提供一种制造半导体器件的方法。在该方法中，分离栅结构形成在衬底的单元区上，衬底包括其中形成存储器单元的单元区和其中形成逻辑元件的逻辑区。逻辑区具有高压区域、超高压区域和低压区域，分离栅结构包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物层形成在分离栅结构和衬底上。间隔物层被蚀刻以在分离栅结构的侧壁上形成间隔物和在衬底的超高压区域上形成第二栅极绝缘层图案。栅电极形成在衬底的高压区域、第二栅极绝缘层图案和衬底的低压区域的每个上。

在至少一个示例实施方式中，在形成栅电极之前，第三栅极绝缘层图案还可以形成在衬底的高压区域和第二栅极绝缘层图案的每个上。

在至少一个示例实施方式中，在形成第三栅极绝缘层图案以后，第四栅极绝缘层图案还可以形成在高压区域中的第三栅极绝缘层图案、超高压区域中的第三栅极绝缘层图案和衬底的低压区域的每个上。

在至少一个示例实施方式中，当形成分离栅结构时，第一栅极绝缘层和浮置栅极层可以顺序地形成在衬底上。浮置栅极层和第一栅极绝缘层可以被图案化以形成顺序地堆叠在衬底的单元区上的第一栅极绝缘层图案和浮置栅极。隧道绝缘层和控制栅极层可以顺序地形成在衬底上以覆盖第一栅极绝缘层图案和浮置栅极。控制栅极层和隧道绝缘层可以被图案化。

在至少一个示例实施方式中，当浮置栅极层和第一栅极绝缘层被图案化时，第一掩模可以形成为暴露浮置栅极层的与衬底的单元区交叠的部分。浮置栅极层的暴露部分可以被氧化以形成氧化物层。第二掩模可以形成在第一掩模的侧壁上以部分地覆盖氧化物层。氧化物层可以利用第二掩模作为蚀刻掩模而被蚀刻以形成氧化物层图案。第一和第二掩模可以被除去。浮置栅极层和第一栅极绝缘层可以利用氧化物层图案作为蚀刻掩模而被蚀刻。

在至少一个示例实施方式中，在形成第一栅极绝缘层和浮置栅极层之前，杂质可以掺杂在超高压区域中的衬底的上部处。

在至少一个示例实施方式中，当形成栅电极时，栅电极层可以形成在分离栅结构、间隔物、第二栅极绝缘层图案和衬底上。栅电极层可以被图案化。

在至少一个示例实施方式中，第一栅极绝缘层图案、隧道绝缘层图案和间隔物层可以形成为包括硅氧化物，浮置栅极、控制栅极和栅电极可以形成为包括掺杂的多晶硅。