[发明专利]微处理器以及预取数据至微处理器的方法

说明书

本案是申请日为2010年7月30日、申请号为201010243785.7、发明名称为“微处理器以及预取数据至微处理器的方法”的发明专利申请的分案申请。

技术领域

本发明是关于微处理器，特别是关于微处理器中的预先提取(prefetching)。

背景技术

美国专利第6,832,296号揭露了适用于x86架构的预取指令(prefetch instruction)，上述预取指令利用重复前置码(REP prefix)将存储器中的多条序列快取线(cache lines)预先提取至处理器的高速缓存中。换言之，处理器的通用暂存器中具有多条由计数值(count)所指定的序列快取线。然而，程序设计者知道会有想要预先提取存储器中的非连续快取线的情况，其中非连续快取线代表这些快取线的位置是任意的。若一个程序想要预先提取多条非连续快取线，则此程序必须包含多个上述美国专利所提及的预取(REP PREFETCH)指令。然而，这会增加程序码长度(code size)并使得处理器需要执行多个指令而不是单一指令。因此，我们需要一种改良的预取指令用以解决这些问题。

发明内容

本发明提供一种微处理器，该微处理器包括一指令解码器。指令解码器用以解码一指令集中的多个指令，其中指令集包括一重复预取间接指令。重复预取间接指令包括多个地址操作数以及一计数值。微处理器使用地址操作数来计算一预取表中的一第一项目的一地址，其中预取表具有多个项目，并且预取表中的各个项目包括一预取地址。计数值用以指定欲被预取的多条快取线的数量，其中快取线的每一者的存储器地址是由项目中的一者中的预取地址所指定。

本发明提供另一种微处理器，该微处理器位于具有一系统存储器的一系统中。微处理器包括一指令解码器、一计数暂存器以及一控制逻辑电路。指令解码器用以解码一预取指令，预取指令指定一计数值与用以指向一表格的一地址，其中计数值表示欲从系统存储器中预取的多条快取线的数量，并且表格用以储存快取线的多个存储器地址。计数暂存器用以储存一剩余计数值，剩余计数值表示欲被预取的快取线的一剩余数量，其中计数暂存器一开始即具有被指定在预取指令中的计数值。控制逻辑电路耦接至指令解码器与计数暂存器，控制逻辑电路使用计数暂存器与从表格中所提取的存储器地址，用以控制微处理器将表格中的快取线的存储器地址提取至微处理器，并且控制微处理器将系统存储器中的快取线预取至微处理器的一高速缓存。

本发明提供另一种预取数据至微处理器的方法，该微处理器位于具有一系统存储器的一系统中。上述方法包括解码一预取指令，预取指令指定一计数值与用以指向一表格的一地址，其中计数值表示欲从系统存储器中预取的多条快取线的数量，并且表格用以储存快取线的多个存储器地址。上述方法还包括储存一剩余计数值，其中剩余计数值表示欲被预取的快取线的一剩余数量，并且剩余计数值的一初始值为被指定在预取指令中的计数值。上述方法还包括使用剩余计数值与表格中的存储器地址，用以将系统存储器中的快取线预取至微处理器的一高速缓存。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明实施例的微处理器的方块图；

图2为已知技术的奔腾Ⅲ预取指令的方块图；

图3为已知技术的奔腾Ⅲ字串指令的方块图；

图4为已知技术的重复预取指令的方块图；

图5为本发明实施例的重复预取间接指令的方块图；

图6为本发明实施例的预取表的方块图；

图7为图1中的微处理器执行图5中的重复预取间接指令的操作流程图；

图8为本发明另一实施例的微处理器的方块图；

图9为本发明另一实施例的重复预取间接指令的方块图；

图10为本发明另一实施例的预取表的方块图；

图11为图8中的微处理器执行图9中的重复预取间接指令的操作流程图。

[主要元件标号说明]

100～微处理器；                                     102～指令解码器；

104～暂存器文件；                                   106～延伸计数暂存器；

108～初始预取表项目地址；                           114～地址产生器；