[发明专利]闪存的制造方法有效
申请号: | 201410014227.1 | 申请日: | 2014-01-13 |
公开(公告)号: | CN104779209B | 公开(公告)日: | 2018-07-20 |
发明(设计)人: | 张冬平;万宇 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L27/11524 | 分类号: | H01L27/11524;H01L21/28 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅;李时云 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 闪存 制造 方法 | ||
本发明提出了一种闪存的制造方法,将浮栅仅仅形成在浅槽隔离的表面,不再横跨浅槽隔离以及氧化层的表面,在后续对控制栅进行刻蚀时,无需再刻蚀所述浮栅,因此被刻蚀层的均匀性较佳,致使刻蚀易于控制,避免对半导体衬底造成损伤或者留下残留物,从而提高闪存的良率。
技术领域
本发明涉及半导体制造领域,尤其涉及一种闪存的制造方法。
背景技术
闪存作为一种主要的非挥发性存储器,其在智能卡、微控制器等领域有着广泛的用途。
请参考图1a至图3a和图1b至图3b,图1a至图3a为现有技术中闪存制造过程中的俯视图,图1b至图3b为图1a至图3b沿虚线的剖面示意图;现有技术中的闪存制造方法包括:
S1:提供半导体衬底10,所示半导体衬底10中形成有浅槽隔离(STI)20,在所述半导体10的表面形成有氧化层11,如图1a和图1b所示;
S2:在所述浅槽隔离20以及氧化层11的表面形成条形的浮栅(Floating Gate,FG)30,所述浮栅30横跨所述浅槽隔离20和氧化层11的表面,如图1a和图1b所示;
S3:在所述浮栅30和氧化层11的表面依次形成介质层40以及控制栅50,如图2a和图2b所示;
S4:依次刻蚀所述控制栅50、介质层40以及位于氧化层11表面的浮栅30,暴露出所述氧化层11,如图3a所示。
然而,由于在步骤S4中,在控制栅50、介质层40以及位于氧化层11表面的浮栅30时,由于整个控制栅50的表面不平,并且在有些区域仅存在一层控制栅50,因此,在刻蚀时无法精确的控制刻蚀的程度,若刻蚀程度不足时(Under Etch),易在所述氧化层11的表面遗留残留物60,如图3b所示;若刻蚀程度较深时(Over Etch),由于所述氧化层11较薄,通常极易被刻蚀掉,从而对所述半导体衬底10造成损伤。
综上,现有技术中的闪存制造方法工艺窗口较窄,无法满足工艺的需要。
发明内容
本发明的目的在于提供一种闪存的制造方法,能够避免上述问题,增大工艺窗口。
为了实现上述目的,本发明提出了一种闪存的制造方法,包括步骤:
提供半导体衬底,所述半导体衬底中设有浅槽隔离,所述半导体衬底表面设有氧化层;
在所述浅槽隔离表面形成浮栅;
后续依次形成介质层和控制栅。
进一步的,形成浮栅的步骤包括:
在所述氧化层以及浅槽隔离的表面形成浮栅层;
刻蚀所述浮栅层,暴露出所述氧化层,形成浮栅,使所述浮栅位于所述浅槽隔离的表面。
进一步的,形成介质层和控制栅的步骤包括:
在所述浮栅、浅槽隔离和氧化层的表面依次形成介质层和控制栅层;
依次刻蚀所述控制栅层和介质层,暴露出所述氧化层的表面。
进一步的,所述半导体衬底为硅衬底。
进一步的,所述浅槽隔离为氧化物。
进一步的,所述浮栅为多晶硅。
进一步的,所述介质层为氧化硅-氮化硅-氧化硅的组合。
进一步的,所述控制栅为多晶硅。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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