[发明专利]信号路径和制造多重图案化的半导体器件的方法

说明书

技术领域

本公开大体涉及半导体器件和制造方法，并且更具体地涉及一种多重图案化的半导体器件。

背景技术

半导体工业正在制造特征尺寸越来越小而功能越来越强的部件。由于对高度集成的半导体器件的需求的增加，已经变得强烈地依赖于在更小的裸片面积中生产更多的半导体器件的先进技术。这种半导体器件的制造揭示了新的设计和要应对的制造挑战，以便保持或者改进半导体器件的性能。

随着半导体的器件密度增加，在半导体器件内的导线宽度和间距减小。多重图案化光刻代表一类被开发用于光刻以提高半导体器件的特征密度的技术。早在在半导体工业中的45nm节点，就可能使用了双重图案化（多重图案化的一个子集），并且双重图案化可能是用于32nm节点以及比32nm更小的节点的主要技术。双重图案化利用多个掩模和光刻步骤，以产生特定级的半导体器件。具有优点诸如更紧密的间距和更窄的线，双重图案化更改了与半导体器件的布线和接线质量有关的变量之间的关系，以维持性能。

发明内容

在一个实施例中，本公开涉及多重图案化的半导体器件。该半导体器件可包括一个或更多层。半导体器件的具体级可包括由不同掩膜和曝光限定的信号迹线。信号迹线可具有质量特性。半导体器件可包括中继器库（repeater bank）。中继器库可对信号再供电。半导体器件可实现定时公差标准。

在一个实施例中，本公开涉及制造经多重图案化的半导体器件的方法。制造方法包括限定层的部分。具有信号迹线图案的光掩膜可被用于限定所述层的所述部分。该方法可包括确定信号迹线图案的质量特性。该方法可包括选择光掩膜用于蚀刻通孔。该方法可实现在定时公差标准内的信号传播路径。

附图说明

图1A是示出根据本公开的承载接线、连接器和中继器库的经双重图案化的信号迹线的透视图；

图1B是示出根据本公开的一个实施例的在接线（其中信号可以在双重图案化的信号迹线上传输）上的信号迹线示例和中继器库的相对位置两者的平面图；

图1C是示出根据本公开的一个实施例的在接线（其中信号可以在双重图案化的信号迹线上传播）上的信号迹线示例和中继器库的相对位置两者的平面图；

图2是示出根据本公开的承载接线、连接器和中继器库的经双重图案化的信号迹线的透视图；

图3是示出根据本公开的承载接线、连接器和中继器库的经双重图案化的信号迹线的透视图；

图4A是示出根据本公开的在使用第一掩膜曝光之前的并且在使用第二掩膜曝光之前的半导体器件的截面图；

图4B是示出根据本公开的在使用第一掩膜曝光之后的并且在使用第二掩膜曝光之前的半导体器件的截面图；

图4C是示出根据本公开的在使用第一掩膜曝光之后的并且在使用第二掩膜曝光之后的半导体器件的截面图；

图4D是示出根据本公开的半导体器件显影之后的截面图；

图5A是示出根据本公开的承载接线、连接器和中继器库的经双重图案化的信号迹线的透视图；

图5B是示出根据本公开的一个实施例的在接线（其中信号可以在双重图案化的信号迹线上传播）上的信号路径示例和中继器库的相对位置两者的平面图；

图5C是示出根据本公开的一个实施例的在接线（其中信号可以在双重图案化的信号迹线上传播）上的信号路径示例和中继器库的相对位置两者的平面图；

图5D是示出根据本公开的一个实施例的在接线（其中信号可以在双重图案化的信号迹线上传播）上的信号路径示例和中继器库的相对位置两者的平面图；

图6是根据一个实施例的为了选择通孔掩膜的操作的流程图；以及

图7是根据一个实施例的为了选择通孔掩膜的操作的流程图

具体实施方式

随着导线宽度和节距几何尺寸的减小，在特定级上的双重图案化的使用可能增加，以便在仍然使用现有技术的光刻曝光装备的同时，获得需要的导体尺度。双重图案化的优点包括能够形成紧密导体节距；然而，双重图案化可以将关于时间的其他变量和噪声引入半导体工序。双重图案化更改了相邻接线之间在宽度和间隔两者中的关系。可以在独立的光刻步骤中限定相邻接线沟道。由于光刻曝光变动以及一个曝光相对于另一个曝光的配准错误或置位错误，在相邻接线之间可能出现显著区别。对于用于非最佳的接线的设计需求限制了半导体设计变量诸如信号中继器间距，其可能影响半导体裸片尺寸。