[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，例如涉及包括保持互补的数据的2个非易失性存储 器单元的半导体装置。

背景技术

在保持互补的数据的2个非易失性存储器(MC1、MC2)中，由于数据的消除，2个非易 失性存储器(MC1、MC2)的阈值电压均成为较小的状态。此时，可以设想到数据消除前的写入 状态下的2个非易失性存储器的阈值电压之差在数据消除后还残留的可能性。因此，存在如 下的可能性，即尽管消除了数据，仍读取数据消除前的写入数据，在安全性上成为问题。

与此相对地，一直以来，公知将被进行了消除的非易失性存储器单元的阈值电压 控制得均匀的技术。

例如，日本特开2001-307492号公报(专利文献1)的消除方法判别区段的全部单元 晶体管是否具有比与程序状态对应的第1阈值电压分布的最下限更高的阈值电压。如果是 这种情况，则区段的全部单元晶体管被同时进行消除。接下来，检测进行了消除的单元晶体 管中的、具有比存在于与消除状态对应的第2阈值电压分布的最上限与第1阈值电压分布的 最下限之间的检测电压电平更低的阈值电压的单元晶体管。在对所检测到的单元晶体管单 独地进行编程之后，区段的全部单元晶体管被同时进行消除。

现有技术文献

专利文献

专利文献1：日本特开2001-307492号公报

发明内容

发明要解决的课题

然而，日本特开2001-307492号公报并非以确保安全性为目的。即，无法解决尽管 消除了数据但仍读取数据消除前的写入数据这样的问题。

其他课题与新的特征将根据本说明书的叙述以及附图而明确。

用于解决课题的技术方案

根据本发明的一种实施方式，电源控制电路在接受了双单元数据的消除请求时， 在使第1存储元件与第2存储元件的阈值电压均增加的预写之后的消除脉冲施加时，将与第 1存储元件连接的第1位线的电压和与第2存储元件连接的第2位线的电压设定成不同。

发明效果

根据本发明的一种实施方式，能够防止尽管消除了数据但仍读取出数据消除前的 写入数据的情况。

附图说明

图1是示出第1实施方式的半导体装置的结构的图。

图2是示出第1实施方式的半导体装置中的从存储器阵列消除双单元数据的消除 处理的步骤的流程图。

图3是示出第3实施方式的微型计算机的结构的图。

图4是示出闪存存储器模块的结构的图。

图5(a)是示出对分栅型闪存存储器元件提供的偏置电压的例子的图。图5(b)是示 出对使用热载流子写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。图5(c) 是示出对使用FN隧道写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。

图6(a)是示出双单元数据存储“0”的状态的图。图6(b)是示出双单元数据存储“1” 的状态的图。图6(c)是示出双单元数据的初始化状态的图。

图7(a)是示出消除双单元数据“0”时的序列的图。图7(b)是示出消除双单元数据 “1”时的序列的图。

图8是说明位线的电压与存储器单元的消除速度的关系的图。

图9(a)是示出在使与正单元MC1连接的位线BL的电压小于对与负单元MC2连接的 位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。图9(b)是示出在使与正 单元MC1连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消 除双单元数据“1”时的序列的图。

图10是示出第2实施方式的双单元数据的读取系统、写入系统、消除系统的详细电 路结构的图。

图11是示出第2实施方式的正侧的主位线电压控制电路的结构的图。

图12是示出第2实施方式的正侧的主位线电压控制电路的结构的图。

图13是示出第2实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图14是示出第3实施方式中的与双单元数据的读取、写入以及消除有关的详细电 路结构的图。

图15是示出第3实施方式的正侧的主位线电压控制电路的结构的图。

图16是示出第3实施方式的负侧的主位线电压控制电路的结构的图。