[发明专利]多层级集成电路的选择电路

说明书

背景技术

传统上已经在集成电路（IC）中在包括多个层的单个层级中制作组件（逻辑门、晶体管、存储器单元等等）。按照这种方式，该层级包括用于形成掺杂阱、内阱、栅极触点、栅极电介质层、逻辑迹线、金属触点、通孔、迹线布线等等的层，目的在于形成分布在该层级的二维（2-D）空间中的该层级的组件。为了增加组件密度的目的，可以使用更近期引入的IC制造技术来创建三维（3-D）IC，也称作多层级IC。如其名称所暗示的，多层级IC包含多个层级，其中所述层级和包含于其中的组件彼此“堆叠”于其上。

附图说明

图1是根据示例实现方式的多层级集成电路（IC）的分解示意图。

图2、3、4和5描绘了根据示例实现方式的多层级IC的层级的示例层。

图6、7、8和9描绘了根据另外的实现方式的多层级IC的层级的示例层。

图10描绘了根据另外的实现方式的多层级IC的层级的层。

图11是根据示例实现方式的物理机的示意图。

图12是图示了根据示例实现方式的在多层级电路中选择层级的技术的流程图。

具体实施方式

本文公开了用于制作和选择性激活与三维（3D）或多层级集成电路（IC）的不同层级相关联的电路的系统和技术。例如，这种选择可以出于选择在存储器设备的不同层级上制作的垂直堆叠的存储器存储单元的目的而被用在多层级存储器设备中。如本领域技术人员鉴于说明书、附图和权利要求能够认识到的，本文公开的技术和系统可以被用在许多其他应用中。

注意的是，可以使用用于制作多层级IC的许多不同制造技术之一来制作这样的IC。作为示例，在一些实现方式中，可以在单片衬底上制作多层级IC。在其他实现方式中，可以采用诸如管芯上管芯、管芯上晶片或晶片上晶片制作之类的制造工艺。此外，取决于特定的实现方式，多层级IC可以包括或可以不包括半导体衬底。例如，在一些实现方式中，多层级IC可以是由非半导体衬底中的金属氧化物形成并且不包括半导体衬底的忆阻器存储器设备。在另外的实现方式中，作为另一示例，多层级IC可以是包括半导体衬底的忆阻器存储器设备，所述半导体衬底包含用于帮助层级选择的逻辑。此外，尽管本文对于与光刻法相关联的术语（诸如例如，掩模组）进行了示例引用，然而根据另外的示例实现方式，可以使用其他微光刻技术（作为示例，纳米压印光刻或干涉光刻以及相关联的模组）。因此，预期到在所附权利要求的范围之内的许多变形。

参考图1，根据示例实现方式，多层级IC10包括相对于彼此垂直堆叠或定向的多个层级15（图1中描绘的层级15-1、15-2……15-N）。通常，每个层级15包含一个或多个层，比如一个或多个金属层、氧化物层、掺杂层等等，目的在于针对布置在二维（2-D）空间中的层级15的组件形成掺杂阱、内阱、栅极触点、栅极电介质层、逻辑迹线、金属触点、通孔、迹线布线等。因此，通常，给定的层级15是用于限定组件（例如，计数器、存储器单元、复用器、解码器等等）的特定2-D布置的完整的一组层。

对于本文公开的示例实现方式，每个层级15具有相关联的示范性电路20（在图1中所描绘的并且分别与层级15-1、15-2……15-N相关联的电路20-1、20-2……20-N），其被构造为被选择性激活。根据示例实现方式，电路20可以是与存储器存储阵列的不同行或列相关联的存储器单元（例如，忆阻器单元），并且作为示例，电路20之一被选择并因此在任意一个时刻被激活。在另外的实现方式中，多个电路20可以在任何一个时刻被选择/激活。

出于电路选择的目的，每个电路20包含层级选择电路22（层级选择电路22-1、22-2……22-N，其在图1中被描绘并且分别是电路20-1、20-2……20-N的一部分）。在这点上，如本文进一步公开的，出于此目的，层级选择信号（本文称作“S_ID”）在层级选择电路当中串行地传播。

根据本文公开的示范性系统和技术，层级选择电路22在设计上是相同的，并且根据一些实现方式，电路20可以在设计上是相同的（例如，层级选择电路22和相关联的存储器单元可以在设计上是相同的）。由于针对不同层级15使用相同的电路，可以以其他方式被用来制作多层级IC10的掩模的数目被显著减少，从而降低了制作IC10中所涉及的成本。换言之，根据示例实现方式，可以使用相同的掩模组来制作层级选择电路22和/或电路20。