[实用新型]半导体器件

说明书

技术领域

本实用新型涉及半导体领域，特别涉及一种半导体器件。

背景技术

当半导体器件用于射频功率放大电路或者其他某些特定电路时，需要其具有较高的输入输出阻抗。但目前生产制造的很多半导体器件的输入输出阻抗很低，因此需要对这些半导体器件进行阻抗匹配，比如，在外围电路使用大量的分立元件，或者采用键合线将在同一个封装框架上的半导体器件与电容相连接并封装在一起。但这些方法会增加电路的设计难度，降低电路工作的可靠性。同时，由于引入了键合线的等效电感，其工艺的波动对半导体器件性能的稳定性与可靠性都会产生很大的影响。

实用新型内容

为了解决现有技术中对半导体器件进行输入输出阻抗匹配时电路设计难度大以及工艺波动引起的器件稳定性问题，本实用新型提供了一种半导体器件，包括衬底、形成于所述衬底上表面的绝缘层、形成于所述绝缘层上的至少一个金属互连层，所述半导体器件还包括形成于所述衬底下表面的至少一个金属层。

进一步地，所述半导体器件具备有源区和非有源区，所述非有源区中形成有至少一个平板电容。

进一步地，所述平板电容包括相对设置的第一极板和第二极板，所述第一极板为在形成所述金属互连层的刻蚀工序中通过调整刻蚀版图而保留在所述非有源区中的一部分金属，所述第二极板为在形成所述衬底下表面的金属层的刻蚀工序中通过调整刻蚀版图而保留在所述非有源区中的一部分金属。

优选地，所述第一极板与所述半导体器件的封装引脚中的输入或输出引脚相连，所述第二极板与所述半导体器件的封装框架中的连接到接地端的晶座相接。

优选地，所述第一极板与所述半导体器件的封装引脚中的接地引脚相连，所述第二极板与所述半导体器件的封装框架中的连接到输入或输出端的晶座相接。

与现有技术相比，本实用新型提供的半导体器件，其有益效果在于：

1）将用作阻抗匹配的元件集成在半导体器件的内部，从而避免了使用分立元件进行阻抗匹配时电路设计难度大、工作可靠性低的问题，同时也避免了使用键合线方式连接电容进行阻抗匹配时对半导体器件性能的稳定性和可靠性的影响，降低了半导体器件在使用过程中的复杂程度与可能带来的故障率；

2）集成在半导体器件内部的用作阻抗匹配的元件采用平板电容，可以方便地采用半导体器件本身的金属互连层和器件下表面的金属层来实现，一方面不需要额外的电容器节约了成本，另一方面也使得集成的难度大大降低；

3）该半导体器件的制造简便，可以在半导体器件的制造工艺过程中，通过调整金属互连层以及器件下表面的金属层的刻蚀版图来调整电容的大小，并通过调整电容引脚的连接方式，来进行半导体器件的输入或输出端的阻抗匹配。

附图说明

图1为本实用新型的半导体器件的部分区域的示意性截面图；

图2为本实用新型的半导体器件的平板电容的连接引脚的第一实例的示意性截面图；

图3为本实用新型的半导体器件的平板电容的连接引脚的第二实例的示意性截面图；

图4为本实用新型的半导体器件的第一实施方式的部分区域的示意性截面图；

图5为图4的阻抗匹配方式的示意性电路图；

图6为本实用新型的半导体器件的第二实施方式的部分区域的示意性截面图；

图7为图6的阻抗匹配方式的示意性电路图；

图8为本实用新型的半导体器件的第三实施方式的部分区域的示意性截面图；

图9为图8的阻抗匹配方式的示意性电路图；

图10为本实用新型的半导体器件的第四实施方式的部分区域的示意性截面图；

图11为图10的阻抗匹配方式的示意性电路图；

图12为本发明的半导体器件的第五实施方式的部分区域的示意性截面图；

图13为图12的阻抗匹配方式的示意性电路图。

主要附图标记说明

1：半导体衬底      2：绝缘层

3：金属互连层      4：金属层

5：晶座            101：引出引脚

10：第一极板       20：第二极板

具体实施方式

下面结合附图和具体实施方式对本实用新型的半导体器件作进一步的详细描述，但不作为对本实用新型的限定。

需要说明的是，示意性截面图只示出了半导体器件的部分区域，因此，不能把附图中的边界认为是半导体器件的实际边界。