[实用新型]半导体器件

说明书

技术领域

本实用新型涉及半导体器件，更具体地涉及其中形成有穿透半导体衬底的通孔的半导体器件。

背景技术

近年来，已经开发了用于将多个半导体芯片包封在单个半导体封装体中的多芯片封装技术，以减少例如半导体器件的安装面积。将多个半导体芯片包封在单个半导体封装体中能够使得芯片之间的线数增加以及数据传送速率提高。

日本未审专利申请公开No.2011-145257公开了利用多芯片封装技术的半导体器件的示例。在日本未审专利申请公开No.2011-145257中公开的技术中，半导体衬底具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)。在日本未审专利申请公开No.2011-145257中公开的技术中，通过利用通孔叠置多个半导体芯片。日本未审专利申请公开No.2011-145257公开了一种用于通过使用垂直叠置的两个半导体芯片进行测试以检查是否存在通孔的AC特性差异的技术。

实用新型内容

然而，日本未审专利申请公开No.2011-145257中公开的技术需要多个半导体芯片检查每个通孔的特性。这导致难以在半导体芯片的叠置之前检查每个通孔的故障的问题。

本实用新型的第一方面在于，一种半导体器件，包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分形成在所述通孔的芯片内端面上，所述芯片内端面为所述通孔面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。

优选地，所述连接布线部分是形成有如下面积的布线区域，该面积等于或小于所述通孔的所述芯片内端面的面积。

优选地，所述连接布线部分对应于所述芯片内端面，所述第一路径的一端连接到所述通孔的所述芯片内端面，以及所述第二路径的一端连接到所述通孔的所述芯片内端面。

优选地，所述第一路径和所述第二路径中的每一个包括：过孔连接线，连接到所述通孔；以及至少一个上层线，在除了所述芯片内端面的上部之外的区域中通过过孔连接到所述过孔连接线。

优选地，所述第一路径和所述第二路径中的每一个包括：过孔连接线，连接到所述通孔；以及至少一个上层线，在所述芯片内端面的上部通过过孔连接到所述过孔连接线。

优选地，所述连接布线部分包括过孔连接线，所述过孔连接线形成为在所述通孔的所述芯片内端面的上部与所述芯片内端面相接触，以及所述第一路径和所述第二路径中的每一个包括至少一个上层线，所述至少一个上层线在除了所述芯片内端面的上部之外的区域中通过过孔连接到所述过孔连接线。

优选地，所述连接布线部分包括过孔连接线，所述过孔连接线形成为在所述通孔的所述芯片内端面的上部与所述芯片内端面相接触，以及所述第一路径和所述第二路径中的每一个包括至少一个上层线，所述至少一个上层线在所述芯片内端面的上部通过过孔连接到所述过孔连接线。

优选地，所述连接布线部分包括过孔连接线和至少一个第一上层线，所述过孔连接线形成为在所述通孔的所述芯片内端面的上部与所述芯片内端面相接触，所述至少一个第一上层线通过过孔连接到所述过孔连接线，以及所述第一路径和所述第二路径中的每一个包括第二上层线，所述第二上层线通过所述过孔连接到所述第一上层线。

优选地，所述连接布线部分包括过孔连接线，所述过孔连接线形成为在所述通孔的所述芯片内端面的上部与所述芯片内端面相接触，以及所述第一路径和所述第二路径中的每一个包括至少一个上层线，所述至少一个上层线在除了所述芯片内端面的上部之外的区域中通过过孔连接到所述过孔连接线。

优选地，所述连接布线部分包括过孔连接线，所述过孔连接线形成为在所述通孔的芯片内端面的上部与所述芯片内端面相接触，以及所述第一路径和所述第二路径中的每一个包括形成在与所述过孔连接线相同层中的最低层线。

优选地，所述连接布线部分包括过孔连接线，所述过孔连接线形成为在所述通孔的所述芯片内端面的上部与所述芯片内端面相接触，所述第一路径包括通过过孔连接到所述过孔连接线的至少一个上层线，以及所述第二路径包括形成在与所述过孔连接线相同层中的最低层线。

优选地，所述第一缓冲器电路和所述第二缓冲器电路中的一个使得电流通过所述连接布线部分而流到另一缓冲器电路。