[发明专利]非易失性存储器装置及其操作和制造方法

说明书

技术领域

本发明是关于一种非易失性存储器装置及其操作和制造方法。

背景技术

近年来，为了克服NAND快闪存储器缩小的问题，已在积极地研究新兴的存储器和三维存储器。一直以来，字符线和/或比特线的延迟限制了存储器控制器的发展。

在图1中的上方线和下方线处，是比特线的剖面。相邻比特线之间的距离在上方线处比在下方线处宽。每单位空间的比特线的数目在下方较大，但存在导致比特线延迟的寄生电容。作为对NAND快闪存储器的装置缩小来说，比较重要的发明例如自对准浅沟渠隔离（self-align shallow trench isolation,简称SA-STI）会极大地提高了相邻比特线之间的寄生电容。因此，比特线延迟即随着过程微缩而变得越来越显著。在图2中的上方线和下方线处，是字符线的剖面。相邻字符线之间的距离在上方线处比在下方线处宽。每单位空间的字符线的数目在下方较大，但存在导致字符线延迟的寄生电容。

为了降低比特成本（bit cost），存储单元至存储单元的空间（cell-to-cell space）随着存储单元微型化而缩小。因此，相邻字符线之间的寄生电容随着NAND存储单元的装置缩小而增加。因此，字符线延迟随着过程微缩而变得显著。

发明内容

本发明提供一种非易失性存储器装置及其操作和制造方法，其包含：井区，设置在基底中；多条第一字符线和多条第二字符线，设置在所述基底上，周期性地布置且在第一方向上延伸；多个多晶硅层间介电膜，设置在所述基底上且分别位于所述多条第一字符线和所述多条第二字符线下方；多个浮置栅极，设置在所述井区与所述多个多晶硅层间介电膜之间；以及多个穿隧氧化物膜，设置在所述井区与所述多个浮置栅极之间，其中从所述第一字符线到所述基底的第一距离小于从所述第二字符线到所述基底的第二距离。

根据本发明的示范性实施例，从所述第一字符线的顶部到所述基底的第三距离小于或等于从所述第二字符线的底部到所述基底的第四距离。

根据本发明的示范性实施例，所述多个多晶硅层间介电膜包含：多个第一多晶硅层间介电膜，设置在所述基底上且分别位于所述第一字符线下方；以及多个第二多晶硅层间介电膜，设置在所述基底上且分别位于所述第二字符线下方，其中所述多个第一多晶硅层间介电膜的厚度小于所述多个第二多晶硅层间介电膜的厚度。

根据本发明的示范性实施例，所述多个浮置栅极包含：多个第一浮置栅极，设置在所述基底上且分别位于所述多条第一字符线下方；以及多个第二浮置栅极，设置在所述基底上且分别位于所述多条第二字符线下方，其中所述多个第一浮置栅极的厚度小于所述多个第二浮置栅极的厚度。

根据本发明的示范性实施例，所述非易失性存储器装置还包含多条比特线，所述多条比特线设置在所述第一字符线和所述第二字符线上方，且沿着与所述第一方向不同的第二方向延伸。

根据本发明的示范性实施例，所述多条比特线包含多条第一比特线和多条第二比特线，且从所述第一比特线到所述基底的第五距离小于从所述第二比特线到所述基底的第六距离。

本发明进一步提供一种用于操作非易失性存储器装置的方法，所述非易失性存储器装置具有：基底、井区、多个第一多晶硅层间介电膜、多个第二多晶硅层间介电膜、设置在所述基底上的多条第一字符线和多条第二字符线，以及穿隧氧化物膜，其中从所述第一字符线到所述基底的第一距离小于从所述第二字符线到所述基底的第二距离。所述方法包含将第一操作电压施加到所述第一字符线，且将第二操作电压施加到所述第二字符线。

根据本发明的示范性实施例，其中所述第一操作电压包含第一程序化电压、第一抹除电压、第一导通电压或第一读取电压，且所述第二操作电压包含第二程序化电压、第二抹除电压、第二导通电压或第二读取电压。

根据本发明的示范性实施例，所述方法还包含用于程序化非易失性存储器装置的以下步骤。将第一程序化电压施加到所述第一字符线，且将第二程序化电压施加到所述第二字符线。所述第一程序化电压和所述第二程序化电压满足以下方程式：

C_rAV_PGM-A=C_rBV_PGM-B，

其中VPGM-A是施加到第一字符线的第一程序化电压，VPGM-B是施加到第二字符线的第二程序化电压，CrA是由第一多晶硅层间介电膜的电容与第一多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第一电容耦合比，且CrB是由第二多晶硅层间介电膜的电容与第二多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第二电容耦合比。