[发明专利]半导体器件以及用于制造半导体器件的方法

权利要求书

1.一种半导体器件，包括：

基础逻辑元件，所述基础逻辑元件形成于衬底之上；以及

底栅型晶体管，所述底栅型晶体管包括半导体层、栅极绝缘膜、和形成于铝布线之上的作为栅电极的抗反射膜，所述栅极绝缘膜在所述半导体层下面，所述栅电极位于所述栅极绝缘膜下面，

其中，所述底栅型晶体管形成于在所述基础逻辑元件之上所形成的布线层中，并且至少部分地与所述基础逻辑元件重叠。

2.根据权利要求1所述的半导体器件，其中，

所述栅极绝缘膜包括Al₂O₃或者SiO₂中的任一种物质。

3.根据权利要求2所述的半导体器件，其中，

所述底栅型晶体管具有形成于所述栅极绝缘膜之上的氧化物半导体层，并且

所述氧化物半导体层包括InGaZnO、InZnO、ZnO、ZnAlO、以及ZnCuO中的任意一种物质。

4.根据权利要求3所述的半导体器件，其中，

所述半导体器件进一步具有形成于所述氧化物半导体层之上的硬掩模绝缘膜。

5.根据权利要求1所述的半导体器件，其中，

所述半导体器件进一步具有另一底栅型晶体管，所述另一底栅型晶体管使用形成于另一铝布线之上的另一抗反射膜作为栅电极，并且

所述另一底栅型晶体管形成于在所述基础逻辑元件之上所形成的布线层中，并且与所述底栅型晶体管一起构成互补金属氧化物半导体CMOS电路。

6.根据权利要求1所述的半导体器件，其中，

所述基础逻辑元件经由铜布线与另一基础逻辑元件相联接，并且

所述铝布线与所述铜布线相联接。

7.根据权利要求1所述的半导体器件，其中，

所述底栅型晶体管与用于提供第一电源电压的电源布线相联接，并且

所述基础逻辑元件与用于提供第二电源电压的电源布线相联接，所述第二电源电压比所述第一电源电压低。

8.根据权利要求1所述的半导体器件，其中，

所述基础逻辑元件的输出电压被提供给所述栅电极。

9.根据权利要求1所述的半导体器件，其中，

所述半导体器件具有设置有所述底栅型晶体管的逻辑电路，并且

所述逻辑电路的输出电压被提供给所述基础逻辑元件的输入端子。

10.根据权利要求1所述的半导体器件，其中，

所述底栅型晶体管联接在电源布线与所述基础逻辑元件之间，并且基于提供给所述栅电极的输入电压来控制在所述电源布线与所述基础逻辑元件之间的连接。

11.根据权利要求1所述的半导体器件，其中，

所述抗反射膜是第一抗反射膜，并且在所述铝布线下面形成有第二抗反射膜。

12.根据权利要求1所述的半导体器件，其中，

所述抗反射膜由TiN形成。

13.根据权利要求11所述的半导体器件，其中，

所述第二抗反射膜由TiN形成。

14.根据权利要求1所述的半导体器件，其中，

所述半导体器件包括第一、第二和第三布线层。

15.根据权利要求14所述的半导体器件，其中，

所述第一布线层形成在所述基础逻辑元件之上，并且包括接触塞。

16.根据权利要求14所述的半导体器件，其中，

所述第二布线层形成在所述第一布线层之上，并且包括布线和在该布线和层间绝缘膜之间的界面处的抗反射膜。

17.根据权利要求14所述的半导体器件，其中，

所述第三布线层形成在所述第二布线层之上，并且包括所述底栅型晶体管。