[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。

背景技术

随着超大规模集成电路（ULSI：Ultra Large Scale Integration）的快速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。

随着半导体器件关键尺寸的不断减小，半导体器件的源漏之间的距离越来越短，随着漏电压的不断增大，漏端耗尽层宽度不断向沟道展宽，极限的情况是源漏之间的耗尽层将连接在一起，发生源漏穿通（Source to Drain Punch through）。源漏穿通时，泄漏电流激增，从而使栅电极对沟道失去控制。此外，漏端边界的高电场还会引起热载流子效应，降低半导体器件器件的可靠性，并且降低了半导体器件的开启电流。

因此，提高半导体器件的开启电流且降低漏电流是目前急需解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件的开启电流，且降低半导体器件的漏电流，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；对所述半导体衬底进行第一掺杂，形成第一掺杂区；在所述半导体衬底表面形成图形化的掩膜层，所述图形化的掩膜层内具有开口，所述开口暴露出半导体衬底表面；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的半导体衬底，在所述半导体衬底内形成凹槽；对所述凹槽底部进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；形成栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满所述凹槽的栅导电层；去除所述图形化的掩膜层；在所述栅极结构两侧的半导体衬底表面形成主侧墙；以所述主侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第三掺杂，形成第三掺杂区，所述第三掺杂与第一掺杂的掺杂类型相反，且第三掺杂区底部低于第一掺杂区底部。

可选的，在形成主侧墙之前，还包括步骤：在栅极结构两侧的半导体衬底表面形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第四掺杂，形成第四掺杂区，所述第四掺杂与第三掺杂的掺杂类型相同，且第四掺杂的掺杂浓度小于第三掺杂的掺杂浓度。

可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部与第一掺杂区底部齐平。

可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部位于第一掺杂区内。

可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部低于第一掺杂区底部。

可选的，所述掩膜层为氮化硅层和氧化硅层的叠层结构。

可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。

可选的，去除氮化硅层的湿法刻蚀的刻蚀液体为磷酸溶液，去除氧化硅层的湿法刻蚀的刻蚀液体为氢氟酸溶液。

可选的，所述第一掺杂、第二掺杂、第三掺杂和第四掺杂的工艺为离子注入。

可选的，形成的半导体器件为NMOS晶体管。

可选的，所述第一掺杂和第二掺杂的掺杂离子为P型离子；所述第三掺杂和第四掺杂的掺杂离子为N型离子。

可选的，所述第一掺杂工艺的工艺参数为：注入离子为B，离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm²至5E12atom/cm²；所述第二掺杂工艺的工艺参数为：注入离子为B，注入能量为10kev至50kev，注入剂量为5E12atom/cm²至1E14atom/cm²；所述第三掺杂工艺的工艺参数为：注入离子为P，注入能量为50kev至250kev，注入剂量为5E17atom/cm²至1E20atom/cm²；所述第四掺杂工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E15atom/cm²至5E17atom/cm²。

可选的，形成的半导体器件为PMOS晶体管。

可选的，所述第一掺杂和第二掺杂的掺杂离子为N型离子；所述第三掺杂和第四掺杂的掺杂离子为P型离子。