[发明专利]集成电路组件及其制造方法

说明书

本申请是申请日为2010年10月28日，申请号为201010530659.X，发明名称为“集成电路组件及其制造方法”的分案申请。

技术领域

本发明是有关于数种集成电路组件及制作数种集成电路组件的方法。

背景技术

半导体集成电路(IC)产业已历经快速成长。在集成电路发展的进程中，随着几何尺寸[亦即，利用一工艺可形成的最小构件(或线)]的减少，功能密度(亦即，每芯片面积的互连组件的数量)大体上已获得增加。此一尺寸缩减过程通常可提供增进生产效率与降低相关成本的优势。这样的尺寸缩减亦已增加了处理与制造集成电路的复杂性，为了实现这些进展，在集成电路制造上需要相似的发展。举例而言，随着半导体组件，例如金属氧化物半导体场效晶体管(MOSFETs)，历经许多技术节点的尺寸缩减，已经利用磊晶半导体材料来实施应变源极/漏极特征[例如，应力源(stressor)区]，借以提升载子迁移与改进组件性能。形成具有应力源区的MOSFET通常实施磊晶成长硅来形成n型组件的抬升源极与漏极特征、以及磊晶成长锗化硅(SiGe)来形成p型组件的抬升源极与漏极特征。已经实施针对这些源极与漏极特征的形状、架构与材料的各种技术，借以试着且进一步改进晶体管组件的性能。虽然现存方法已经大致上能满足其所预期的目的，但这些技术在所有方面并未无完全令人满意。

发明内容

因此，本发明的一目的就是在提供一种集成电路组件的制造方法，可有效控制集成电路组件的表面近接与顶端深度，而可提升组件性能。

本发明的另一目的是在提供一种集成电路组件，具有理想的表面近接与顶端深度，而可改善短通道效应、增加载子迁移、以及减少源极/漏极与硅化特征之间的接触电阻。

本发明提供许多不同实施例。本发明的一实施例的数种较广型式之一包含一方法，此方法包含：提供一半导体基材；形成一栅极结构于基材上方；形成一轻掺杂源极与漏极(LDD)区于基材中，LDD区位于栅极结构的两侧；形成数个偏移间隙壁于栅极结构的数个侧壁上；移除栅极结构的任一侧的基材的数个部分，包含LDD区的数个部分，借以在基材中形成一第一凹陷；磊晶成长一第一半导体材料，以填充第一凹陷，借此形成数个磊晶特征；形成栅极结构的数个主间隙壁；移除栅极结构的任一侧的基材的数个部分，包含磊晶特征的数个部分，借以在基材中形成一第二凹陷，此第二凹陷在基材中定义出一源极与漏极区；以及磊晶成长一第二半导体材料，以填充第二凹陷，第二半导体材料不同于第一半导体材料。

本发明的一实施例的数种较广型式的另一者包含一方法，此方法包含：提供一半导体基材，此半导体基材具有一第一区与一第二区；分别形成第一与第二栅极结构于第一与第二区中的基材上方；分别形成第一与第二轻掺杂源极与漏极(LDD)区于第一与第二区中；形成数个偏移间隙壁于第一与第二栅极结构的侧壁上；形成一第一凹陷于第二栅极结构的任一侧的基材中；磊晶成长一第一半导体材料，以填充第一凹陷且位于第一LDD区上方；形成第一与第二栅极结构的主间隙壁；形成一第二凹陷于第二栅极结构的任一侧的基材中；以及磊晶成长一第二半导体材料，以填充第二凹陷，第二半导体材料不同于第一半导体材料。

根据本发明的较广型式的另一者，一种集成电路组件，包含：一半导体基材；一栅极堆叠位于基材上方；以及数个间隙壁位于栅极堆叠的数个侧壁上。此集成电路组件还包含一轻掺杂源极与漏极(LDD)区以及磊晶成长源极与漏极(S/D)区位于基材中，其中LDD区与磊晶成长S/D区均位于栅极结构的两侧。磊晶源极区与磊晶漏极区均由基材的{111}结晶面中的第一与第二刻面、以及基材的{100}结晶面中的第三刻面所定义出。

本发明的优点为可有效控制集成电路组件的表面近接与顶端深度，因而具有可改善短通道效应、增加载子迁移、以及减少源极/漏极与硅化特征之间的接触电阻等可提升组件性能的优势。

附图说明

从上述结合所附附图所作的详细描述，可对本发明有更佳的了解。需强调的是，根据业界的标准实务，各特征并未依比例绘示，且目的仅是用以说明。事实上，为了使讨论更为清楚，各特征的数量及尺寸都可任意地增加或减少。

图1是绘示依照本发明各实施方式的一种集成电路组件的制作方法的流程图；

图2至图11是绘示依照图1的方法的一种集成电路组件的一实施例在各个制造阶段中的数个剖面示意图。

【主要组件符号说明】

100：方法                     102：方块