[发明专利]一种具有提高抗浪涌电流能力的半导体装置的制备方法

说明书

技术领域

本发明涉及一种具有提高抗浪涌电流能力的半导体装置的制备方法，本发明的半导体装置主要应用于功率电路。 

背景技术

碳化硅半导体器件是下一代功率半导体器件的优秀代表。碳化硅半导体材料具有相对第一代硅功率半导体材料更优秀的电流导通和电压阻断能力，可以实现非常低的导通电阻和快速切换时间。因此适合在半导体功率器件方向的应用。 

传统的碳化硅半导体器件TMBS二极管(Trench Metal-Oxide-Semiconductor Barrier Schottky Diode)的阳极为纯肖特基结，不存在PN结。由于肖特基结基本没有少子注入现象，在恶劣的工况如浪涌电流条件下，传统型的TMBS二极管的导通压降急剧增加，器件的导通损耗随之迅速增加，从而导致器件损坏。因此需要在原有的器件结构中设计P注入区形成PN结。 

本发明中提出的一种具有抗浪涌电流能力的TMBS二极管，可以有效解决传统TMBS二极管的问题。通过在阳极下面引入P注入区形成PN结，该PN结与肖特基结平行，在浪涌电流条件下参与导通，通过少子注入进行电导调制，从而降低导通压降，使器件 具备抗浪涌电流能力。该结构不仅可以使器件具备抗浪涌电流能力，而且同时在沟槽底部形成的P注入区还能起到保护沟槽底部的作用，防止不理想的刻蚀表面形成电场集中，防止发生提前击穿，从而提高器件的可靠性。 

发明内容

本发明提出一种具有提高抗浪涌电流能力的半导体装置的制备方法，其特征在于，利用金属铬(Cr)作为掩膜，通过RIE(Reactive Ion Etching)方法对碳化硅漂移层表面进行深槽刻蚀，然后以光刻胶作为保护，将Cr掩膜进行短暂的湿法腐蚀，利用横向腐蚀作用使Cr掩膜线宽变窄，露出台面的两边，并以此Cr金属作为离子注入掩膜，对碳化硅漂移层表面进行垂直方向上的Al离子注入，从而在台面两边形成P型注入区。该注入区与N型漂移层形成PN结，在大电流工作条件下该PN结参与导通，通过少子注入形成电导调制效应，使得该半导体装置具备抗浪涌电流能力。 

本发明提出一种具有提高抗浪涌电流能力的半导体装置，其特征在于，在台面形成P型注入区的同时，在沟槽底部形成P型注入区，在器件的反向阻断状态下该P区能够保护沟槽底部，防止不理想的刻蚀表面形成电场集中，防止沟槽底部发生提前击穿，从而提高器件可靠性。 

附图说明

图1为实施本发明的一种半导体装置的第一步工艺截面图 

图2为实施本发明的一种半导体装置的第二步工艺截面图 

图3为实施本发明的一种半导体装置的第三步工艺截面图 

图4为实施本发明的一种半导体装置的第四步工艺截面图 

图5为实施本发明的一种半导体装置的第五步工艺截面图 

图6为本发明的一种半导体装置的截面图 

符号说明 

1  SiC衬底层 

2  SiC漂移层 

3  金属Cr掩膜 

4  光刻胶 

5  沟槽P注入区 

6  台面P注入区 

7  氧化层 

8  阴极 

9  阳极 

具体实施方式

图6为为本发明的一种具有提高抗浪涌电流能力的半导体装置截面图，下面结合图6详细说明本发明的半导体装置。 

一种具有抗浪涌电流能力的半导体装置，包括：衬底层1，为N导电类型碳化硅半导体材料，N型材料的掺杂浓度范围为[1e15／cm³，1e20／cm³]；在衬底层1上表面为漂移层2，为N导电类型碳化硅半导体材料，其掺杂浓度低于衬底层1，N型材料的掺杂浓度范围为[1e13／cm³，1e19／cm³]，在该层表面用RIE方法刻蚀形成深槽； 在沟槽底部和台面两边离子注入形成P型注入区5和6，台面P注入区6与漂移层2形成PN结；而沟槽P注入区5位于沟槽底部起到保护作用；在沟槽的侧壁和底部覆盖一层氧化层7；阳极9与SiC漂移层2表面形成肖特基接触，并且延伸到沟槽中覆盖在氧化层7的表面，与氧化层7、SiC漂移层2一起形成MOS势垒；阴极8与SiC衬底1背面形成欧姆接触。 

其制作工艺包括如下步骤： 

第一步，如图1所示，在具有层1，2的外延上淀积一层金属Cr3，涂上光刻胶4进行光刻，对Cr进行干法刻蚀形成掩膜图形；