[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术，更具体地，涉及三维结构的半导体器件及其制造方法。

背景技术

近年来，由于可以成倍地提高集成度、减小芯片占用面积以及降低成本，三维结构的半导体器件引起了广泛的关注。尤其是在存储器领域，半导体制造工艺的进步导致半导体器件的特征尺寸越来越小，结果，通过改进半导体制造工艺提高存储密度越来越困难。三维结构的存储器成为提高存储密度的关键。

可以将平面半导体器件堆叠成多个层面，在相邻的层面之间设置绝缘层和提供互连来实现简单的三维结构。这种三维存储器的存储密度可以与层面数目成比例地提高。或者，可以进一步将存储单元自身也从平面器件改变为垂直器件，这减小了每个存储单元的芯片占用面积，从而进一步提高存储器的存储密度。

NAND和NOR是目前市场上两种主要的非易失性闪存技术。闪存的写入操作只能在空或已擦除的单元内进行。NAND闪存执行擦除操作简单，而NOR闪存则要求在进行擦除前先要将目标块内所有的位都写为0。NAND结构可以实现更小的存储单元，从而达到更高的存储密度。已经公开了三维结构的NAND闪存和NOR闪存。

应当注意，在三维结构的存储器中，在存储单元阵列周边还设置有接触区域，用于提供垂直互连和引出字线等。接触区域的结构比存储单元阵列区域复杂，其中包括通道孔和层间电介质等。结果，接触区域可能引入附加的杂质、以及电和机械缺陷，导致存储单元阵列不能正常操作。

仍然期望进一步提高三维结构的半导体器件的可靠性。

发明内容

本发明的目的是提供一种高可靠性的三维半导体器件及其制造方法。

根据本发明的一方面，提供一种半导体器件，包括:第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。

优选地，所述多个器件单元包括公共的垂直沟道。

进一步优选地，所述多个器件单元还包括公共的芯部绝缘层，并且所述垂直沟道围绕所述芯部绝缘层。

优选地，所述支撑柱包括所述垂直沟道和所述芯部绝缘层。

优选地，所述支撑柱由非晶硅和多晶硅中的一种组成。

进一步优选地，所述半导体器件还包括半导体衬底，其中所述支撑柱由多晶硅组成，所述支撑柱的底部和半导体衬底属于同一晶畴。

优选地，所述支撑柱中相邻的支撑柱之间的距离小于层间绝缘层厚度的100倍。

优选地，当所述层间绝缘层130厚度小于50纳米时，所述支撑柱中相邻的支撑柱之间的距离小于或等于5微米。

优选地，所述半导体器件包括半导体衬底，并且所述支撑柱至少部分地嵌入所述半导体衬底中。

优选地，所述多个器件单元分成堆叠的多个层面，每个层面的多个器件单元按行和列排列，并且位于同一列的器件单元包括公共的栅极导体，而相邻列的器件单元的栅极导体之间由另一个绝缘层隔开。

优选地，在第二区域，所述多个器件单元的栅极导体呈台阶状，每个层面的栅极导体形成一级台阶。

优选地，所述半导体器件是NAND存储器，并且所述多个器件单元中的至少一些器件单元形成实际的存储单元串，所述多个器件单元中的至少另外一些器件单元形成假存储单元串，所述支撑柱是假存储单元串。

根据本发明的另一方面，提供一种制造半导体器件的方法，所述半导体器件包括第一区域和第二区域，第一区域包括堆叠的多个器件单元，第二区域包括用于外部接触的导电通道，所述方法包括：形成多个牺牲层和多个层间绝缘层交替堆叠的叠层；形成穿过所述叠层中的各个层的开口；在第一区域的开口内形成垂直沟道；在第二区域的开口内形成支撑柱；去除所述多个牺牲层，使得所述多个层间绝缘层悬空，并且由所述垂直沟道和所述支撑柱支撑，在相邻的层间绝缘层之间，暴露所述垂直沟道的一部分表面；在所述垂直沟道的所述一部分表面上形成中间电介质层；以及在相邻的层间绝缘层之间形成栅极导体，所述栅极导体与所述垂直沟道之间由所述中间电介质层隔开。

优选地，所述垂直沟道是所述第一区域的开口内的共形层，所述方法还包括：在所述第一区域的开口内的剩余空间内形成芯部绝缘层。

优选地，所述支撑柱与所述垂直沟道同时形成，并且具有相同的结构和材料。