[发明专利]半导体装置及半导体装置的制造方法

说明书

本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n⁺型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p^‑区（5），其围绕n⁺型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n⁺型源区（4）与n^‑层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。

技术领域

本发明涉及一种MOS（金属-氧化层-半导体）型半导体装置以及半导体装置的制造方法，所述MOS型半导体装置包括绝缘栅型场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）等。

背景技术

关于以往普通MOS型半导体装置的一种即功率MOSFET的表面MOS结构进行说明。图4是示出以往MOSFET的表面MOS结构的核心部分的截面图。图5是示出沿图4中A₁-A₂线的各区域在区域边界处不进行浓度补偿时杂质浓度分布的特性图。图6是示出沿图4中A₁-A₂线的各区域在区域边界处进行浓度补偿后杂质浓度分布的特性图。图5中示出，沿着A₁-A₂线而相互邻接的n⁺型源区4、p型阱区3内的沟道形成区10、n^-层这些半导体衬底的各区域的掺杂物即杂质的浓度分布，A₁-A₂线是将图4中的与以往MOSFET的表面MOS结构相关的半导体衬底的表面层以平行于主面的方向横切的线。图6中，同样地示出沿着A₁-A₂线而相互邻接的各区域中施主和受主的净掺杂浓度分布。图5以及图6中框内上部所标数字（符号4、10、2）表示在图4中标有同一符号的上述各区域，在图5以及图6中分别示出该数字所对应区域的杂质浓度分布以及掺杂浓度分布。

如图4所示，在成为n^-层2的半导体衬底的正面侧，在p型阱区3的夹于n⁺型源区4与n^-层2的表面层之间的部分即沟道形成区10的表面上，隔着栅极绝缘膜6设置有由多晶硅构成的栅电极7，从而构成表面MOS结构。功率MOSFET中主电流的通/断会通过对隔着栅极绝缘膜6设置于沟道形成区10表面上的栅电极7施加电压，并将沟道形成区10的导电类型反转为n型而被控制。一般的功率MOSFET的栅极阈值电压，设置在1.0V～5.0V左右的范围内。为获得该范围内的栅极阈值电压，栅极绝缘膜6的厚度需要在左右。

在该表面MOS结构中，p型阱区3内部的沟道形成区10的长度（p型阱区3内部的n⁺型源区4与n^-层2的表面层之间的距离，即，主电流所流经方向的距离：沟道长度）、沟道形成区10的表面杂质浓度以及栅极绝缘膜6的膜厚等会直接影响到导通电阻特性以及栅极阈值电压特性，因此为重要的装置设计因素。即，沟道形成区10应确保使沟道长度以及表面杂质浓度等不产生偏差，以使主电流在MOSFET的半导体衬底（芯片）中无偏差地均匀地流经活性部内。活性部是指导通状态时主电流流经的区域。

作为既防止沟道长度产生偏差，且尺寸精度良好地形成各区域的方法，众所周知的是通过自校准（自对准）形成各区域的方法。关于在p型阱区3内通过自校准形成n⁺型源区4的以往MOSFET的制造（制作）方法的概况，将参照图23～图31进行说明。图23～图31是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图。在图23～图31中示出了表示在下述专利文献1中揭示的MOSFET的制造方法的元件截面工序图。