[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种半导体器件，包括布置在n+型碳化硅衬底的第一表面上的多个n型柱区和n‑型外延层；布置在多个n型柱区和n‑型外延层上的p型外延层和n+区；穿过n+区和p型外延层并布置在多个n型柱区和n‑型外延层上的沟槽；布置在沟槽内的栅极绝缘膜；布置在栅极绝缘膜上的栅电极；布置在栅电极上的氧化膜；布置在p型外延层，n+区，和氧化膜上的源极电极；以及布置在n+型碳化硅衬底的第二表面上的漏极电极，其中沟槽的每个角部接触对应的n型柱区。

相关申请的交叉参考

本申请要求韩国专利申请No.10-2012-0148602的优先权和权益，该专利申请在2012年12月18日在韩国专利知识产权局提出申请，全部内容包括在此处以供参考。

技术领域

本发明涉及包括碳化硅（SiC）的半导体器件及其制造方法。

背景技术

近期趋势向大尺寸和大容量的应用装置不断发展，一种具有高击穿电压，高电流容量，和高速转换特征的功率半导体器件已经成为必然。

因此对使用碳化硅（SiC）的MOSFET（金属氧化物半导体场效应晶体管），而不是使用硅的传统MOSFET，进行了大量的研究和开发。具体地，开发了垂直沟槽MOSFET。

MOSFET是功率半导体器件的数字和模拟电路中一种最普通的电场晶体管。

对于使用碳化硅的MOSFET，二氧化硅（SiO2）充当栅极绝缘膜。对于沟槽内设有栅极绝缘膜的垂直沟槽的MOSFET，二氧化硅膜与碳化硅之间的界面状态并不好，并且其影响了流经MOSFET的沟道的电子流和电流，因此减小了电子迁移率并增加了MOSFET的导通电阻。

上述在背景技术部分公开的信息仅用于加强本公开的理解，并且因此一种可包含非相关技术的信息。

发明内容

本发明对减小使用沟槽栅极的碳化硅MOSFET的导通电阻做出了努力。

本发明的示范性实施例提供一种半导体器件，其包括：布置在n+型碳化硅衬底的第一表面上的多个n型柱区和一个n-型外延层；布置在多个n型柱区和n-型外延层上的p型外延层和n+区；穿过n+区和p型外延层，并布置在多个n型柱区和n-型外延层上的沟槽；布置在沟槽内的栅极绝缘膜；布置在栅极绝缘膜上的栅电极；布置在栅电极上的氧化膜；布置在p型外延层，n+区，和氧化膜上的源极电极；以及布置在n+型碳化硅衬底的第二表面上的漏极电极，其中沟槽的每个角部接触对应的n型柱区。

多个n型柱区的掺杂浓度可以高于n-型外延层的掺杂浓度。

本发明的示范性实施例提供一种制造半导体器件的方法，该方法包括：在n+型碳化硅衬底的第一表面上形成第一缓冲层图案从而露出n+型碳化硅衬底的第一表面的第一部分；通过n+型碳化硅衬底的第一表面的第一部分上的第一外延生长形成多个n型柱区；移除第一缓冲层图案从而露出n+型碳化硅衬底的第一表面的第二部分，该第二部分与n+型碳化硅衬底的第一表面的第一部分相邻；在多个n型柱区上形成第二缓冲层图案；通过n+型碳化硅衬底的第一表面的第二部分上的第二外延生长形成n-型外延层；通过n-型外延层上的第三外延生长形成p型外延层；通过p型外延层上的第四外延生长形成n+区；以及通过穿过n+区和p型外延层，并蚀刻多个n型柱区和n-型外延层形成沟槽，其中沟槽的每个角部接触对应的n型柱区。

多个n型柱区和第一缓冲层图案可具有相同的厚度。

多个n型柱区与n-型外延层可具有相同的厚度。

根据本发明的示范性实施例的半导体器件制造方法可进一步包括：在形成n+区之后，在沟槽内形成栅极绝缘膜；在栅极绝缘膜上形成栅极电极；在栅极绝缘膜和栅极电极上形成氧化膜；以及在p型外延层，n+区，和氧化膜上形成源极电极并在n+型碳化硅衬底的第二表面上形成漏极电极。