[发明专利]半导体存储装置

说明书

（相关文献的引用）

本申请以基于在2013年3月22日申请的在先日本专利申请2013-061125号的优先权的利益为基础，并且，为了寻求该利益，其整体内容通过引用包含于此。

技术领域

这里说明的实施方式涉及半导体存储装置。

背景技术

近年，作为半导体存储装置的NAND闪存（NAND flash memory），例如，对1个存储单元写入4级别的值，存储2位的数据。

发明内容

本发明的实施方式的目的在于提供工作稳定性高的半导体存储装置。

根据一实施方式，半导体存储装置设有NAND串和读出放大器。NAND串包含保存3级别以上的值的存储单元晶体管，且NAND串一端连接于位线，在另一端被施加单元源电压。读出放大器读出保存到了存储单元晶体管的值。半导体存储装置在识别保存到了存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；在识别保存到了存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将单元源电压设为比第1电压低的第2电压，在识别为所保存的值为最高的值以外的值的情况下，将位线的电压设为第2电压。

本发明能够提供工作稳定性高的半导体存储装置。

附图说明

图1是表示本实施方式所涉及的半导体存储装置的电路图。

图2是表示本实施方式所涉及的各存储单元晶体管的阈值电压分布的图。

图3（a）至图3（c）是表示施加于存储单元晶体管的电压的电路图，图3（a）表示“Read-A”，图3（b）表示“Read-B”，图3（c）表示“Read-C”。

图4是例示本实施方式所涉及的半导体存储装置的读出工作的时序图。

图5（a）以及图5（b）是表示施加于Nch晶体管NT3的电压的电路图，图5（a）表示单元源电压为电压V2的情况，图5（b）表示单元源电压为电压V1的情况。

图6是表示本实施方式所涉及的第1比较例中的各存储单元晶体管的阈值电压分布的图。

图7是表示本实施方式所涉及的第2比较例中的各存储单元晶体管的阈值电压分布的图。

图8是表示本实施方式所涉及的第3比较例中的各存储单元晶体管的阈值电压分布的图。

具体实施方式

以下，边参照附图边对更多实施例进行说明。在附图中，同一符号表示同一或者类似部分。

参照附图对本实施方式所涉及的半导体存储装置进行说明。图1是表示半导体存储装置的电路图。本实施方式所涉及的半导体存储装置为NAND闪存。

如图1所示，半导体存储装置1设有多个NAND串10以及读出放大器20。另外，在图1中，为了使说明简略化，仅各表示1个NAND串10以及读出放大器20。从读出放大器20引出有位线BL。

对NAND串10的构成进行说明。

NAND串10包括串联连接的多个存储单元晶体管11和分别连接于多个存储单元晶体管11的两端的选择晶体管12。存储单元晶体管11是具备电荷蓄积层的晶体管，例如，为Nch浮栅晶体管或者MONOS（metal-oxide-nitride-oxide-silicon，金属氧化氮氧化硅）构造的Nch晶体管。选择晶体管12为NchMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）。NAND串10其一端连接于位线BL，在另一端被施加源线的电压即单元源电压CELSRC。存储单元晶体管11其栅连接字线WL。位线BL侧的选择晶体管12其栅被施加电压SGD。单元源侧的选择晶体管12其栅被施加电压SGS。另外，本说明书中所谓“连接”，意味着处于在其与对象物之间流动电流的关系，包含与对象物直接接触的情况和经由导电体或者半导体间接连结于对象物的情况双方。

对读出放大器20的构成进行说明。