[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种组合SOI和FinFET优点的半导体器件及其制造方法。

背景技术

为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如SOI(绝缘体上半导体)器件和FinFET(鳍式场效应晶体管)等。

SOI器件中由于埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，通过ET-SOI(极薄-绝缘体上半导体)技术，可以实现全耗尽(FD)SOI器件。但是，SOI包括ET-SOI的成本较高，且性能受限。

FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。但是，鳍的高度通常在晶片上保持一致而难以单独调节，从而难以调节晶片上形成的集成电路中各单独器件的驱动能力。

发明内容

鉴于上述问题，本公开的目的至少在于提供一种半导体器件及其制造方法。

根据本公开的一个方面，提供了一种半导体器件，包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上设置的有源区，该有源区包括第一子区和第二子区，其中第一子区包括第一鳍状部，第二子区包括与第一鳍状部相对的第二鳍状部，且第一子区和第二子区中至少之一包括横向延伸部；设于第一鳍状部和第二鳍状部之间的背栅；夹于背栅与各鳍状部之间的背栅介质层；以及在有源区上形成的栅堆叠。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在绝缘体上半导体SOI衬底上设置有源区，其中，SOI衬底包括基底衬底、埋入电介质层和SOI层；形成贯穿有源区的背栅槽，该背栅槽将有源区分为第一子区和第二子区；在背栅槽的侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；对有源区进行构图，以在第一子区和第二子区中分别形成第一鳍状部和第二鳍状部，且在第一子区和第二子区至少之一中形成横向延伸部，其中第一和第二鳍状部分别位于背栅槽的相对侧壁上；以及在构图后的有源区上形成栅堆叠

根据本公开的实施例，有源区可以包括横向延伸部和鳍状部。一方面，通过鳍状部，可以实现类似FinFET的优点，例如提升每单位占用面积的器件增益性能。另一方面，通过横向延伸部，可以容易地调整器件的沟道宽度。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1是示出了根据本公开实施例的有源区设置的透视图；

图2是示出了根据本公开实施例的通过在图1的有源区上形成栅堆叠而获得的半导体器件的透视图；

图3是示出了根据本公开另一实施例的有源区设置的透视图；

图4(a)是示出了根据本公开实施例的通过在图3的有源区上形成栅堆叠而获得的半导体器件的透视图，图4(b)是图4(a)的半导体器件沿中部剖开后的透视图；以及

图5-19是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意图；以及

图20示出了通过浅沟槽隔离(STI)来限定图19中半导体器件的横向延伸部宽度的示例。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域／层。

在本公开的上下文中，当将一层／元件称作位于另一层／元件“上”时，该层／元件可以直接位于该另一层／元件上，或者它们之间可以存在居中层／元件。另外，如果在一种朝向中一层／元件位于另一层／元件“上”，那么当调转朝向时，该层／元件可以位于该另一层／元件“下”。