[发明专利]带有空腔的半导体衬底的制备方法

说明书

技术领域

本发明涉及绝缘体上硅衬底的制备方法，尤其涉及一种带有空腔的半导体衬底的制备方法。

背景技术

硅微结构的MEMS加工工艺吸收融合其他加工工艺实现各种微机械结构。随着MEMS技术的发展，Cavity-SOI材料（带空腔的绝缘体上的硅）在压力传感器，陀螺仪等MEMS器件上得到越来越多的应用。 键合及背面减薄(BESOI)技术是目前最成熟并商业化的SOI技术：将两片氧化后的硅片分别作为支撑衬底和器件衬底键合在一起，随后在高于1000℃的温度下加固2小时以上，然后采用研磨、抛光等方式将器件衬底减薄到SOI器件所需要的厚度，即得到最终的键合SOI晶片。BESOI技术具有工艺简单、成本低等优点，因此受到业界的重视。Cavity-SOI作为一种新型的SOI材料，与普通的SOI材料相比，其支撑体在键合前通过光刻及刻蚀工艺开出了特定的孔洞，且这些孔洞在表面形成特定的图形分布。在制备Cavity-SOI材料的过程中，由于这些孔洞的存在，使得支撑体上键合部分的接触面积大为减小，孔洞上方的器件层由于没有支撑，顶层硅厚度越薄，在机械研磨过程中越容易被机械应力损伤而产生破损的情况。

常规BESOI减薄工艺下，Cavity-SOI的顶硅厚度很难突破5μm的限制，且无法保证良好的均匀性；因此对于一些顶硅厚度薄的SOI材料需求(如高端的电容式压力传感器，SOI材料顶硅厚度要求小于3μm)，需要采用新的制备工艺。 

发明内容

本发明所要解决的技术问题是，提供一种带有空腔的半导体衬底的制备方法，能够制备出含有图形化空腔且顶层硅较薄的SOI材料，并实现良好的顶层硅均匀性和有效的缺陷控制。

为了解决上述问题，本发明提供了一种带有空腔的半导体衬底的制备方法，包括如下步骤：提供一第一衬底与第二衬底，所述第一衬底包括支撑层、支撑层表面的氧化层以及氧化层表面的器件层；在第二衬底表面形成图形化的空腔；在第二衬底和/或器件层表面形成绝缘层；以绝缘层和器件层为中间层，将第一衬底与第二衬底键合在一起；对键合后的衬底实施退火步骤；对第一衬底的支撑层实施机械研磨以减薄，并保留厚度大于5μm的支撑层；对保留部分的支撑层实施化学机械抛光以将保留部分的支撑层全部去除；腐蚀去除氧化层，形成带有空腔的半导体衬底。

进一步，所述器件层通过外延工艺形成。

进一步，所述氧化层通过氧离子注入工艺形成。

进一步，在支撑层上形成氧化层之后形成器件层之前，对第一衬底实施退火步骤。

进一步，所述对第一衬底的支撑层实施机械研磨以减薄的步骤中，保留的支撑层厚度范围进一步是小于10μm。

进一步，所述对第一衬底的支撑层实施机械研磨以减薄的步骤中，首先对支撑层进行粗磨，然后再进行精磨。

本发明的优点在于，利用现有衬底，生长一层外延层来作为最终的顶层硅层，采用对第一衬底的支撑层实施机械研磨以减薄，并预留一定的厚度，预留的厚度通过后续的化学机械抛光去除，有效地防止顶层硅层在机械研磨过程中由于只有局部支撑而破碎的情况发生。能够制备出含有图形化空腔且顶层硅层较薄的SOI材料，并实现良好的顶硅均匀性和缺陷控制。

附图说明

附图1所示是本发明具体实施方式所述方法的步骤实施示意图；

附图2Ａ~附图2G所示是本发明具体实施方式所述方法的工艺流程图。

具体实施方式

下面结合附图对本发明提供的带有空腔的半导体衬底的制备方法的具体实施方式做详细说明。

附图1所示是本发明具体实施方式所述方法的步骤实施示意图，包括，步骤S10，提供一第一衬底与第二衬底，所述第一衬底包括支撑层、支撑层表面的氧化层以及氧化层表面的器件层；步骤S11，在第二衬底表面形成图形化的空腔；步骤S12，在第二衬底和/或器件层表面形成绝缘层；步骤S13，以绝缘层和器件层为中间层，将第一衬底与第二衬底键合在一起；步骤S14，对键合后的衬底实施退火步骤；步骤S15，对第一衬底的支撑层实施机械研磨以减薄，并保留厚度大于5μm的支撑层；步骤S16，对保留部分的支撑层实施化学机械抛光以将保留部分的支撑层全部去除；步骤S17，腐蚀去除氧化层，形成带有空腔的半导体衬底。