[发明专利]非等量采样方法

说明书

技术领域

本发明涉及采样方法，尤其涉及一种非等量采样方法。

背景技术

数字伪码跟踪环路常用于替换传统的模拟环路，但由于数字实现带来的影响，数字环路跟踪性能通常被限制在采样周期水平。这是由于数字伪码跟踪环路通常采用等量采样，此时处理速率是码片速率的整数倍，码片采样点的位置相对于发送码片波形的沿变化位置始终是不变的，此时接收到的码片延时分辨精度就受到处理速率的限制。延时的变化必须要大于一个采样时钟周期，系统才能区分出接收码片与发射码片之间的延时变化。如图1所示，处理速率是码片速率的4倍，接收码片与发送码片的实际延时小于一个处理时钟周期，而由两列数字信号得到的时间延迟为一个处理时钟周期。由图1可以看出，当延时小于一个处理时钟周期时，最终测量出的时间延迟均为一个处理时钟周期，即处理速率与伪码码片速率成整数倍关系时，延时的分辨精度为一个处理时钟周期。

提高处理速率可以提高测距系统的延时分辨精度，进而提高测距精度。但是处理速率的提高必然伴随着处理功耗的增加，而且需要更加稳定的外围硬件电路来保障处理时钟的信号质量。这种方法既增加了系统功耗，又提高了硬件设计的成本与要求，并非提高延时分辨精度的最佳途径。

非等量采样是解决这一问题的重要方法。通过非等量采样，可提高相位延迟分辨力，从而提高码跟踪精度。所谓非等量采样，是指选择处理速率与伪码码片速率，使两者为非整数倍关系，以此来提高测距码片的延时分辨精度，如图2所示。处理速率与伪码码片速率的比值为19/6，接收码片与发送码片的实际延时小于一个处理时钟周期。由于处理速率与码片速率是非整数倍关系，接收与发送的测距码片的数字采样信号不再是单纯地延迟一个处理时钟周期的两列相同的数字序列，此时的两列数字信号存在了差异，这潜在的差异便会提高测距系统的延时分辨精度。如图2所示，此时延时分辨精度提高到处理时钟周期的1/19。

设定伪码为周期1023，码速率为1.023Mbps的Gold码，图4展示了现有技术中所选的采样比T_s/T_c=7687/5115在相关长度为20*5115时该Gold码的自相关曲线的一部分，其中L为相关长度。可以看到，该自相关曲线十分不平滑，其相位延迟分辨力不理想。图4还给出了利用JPL研制的一款高精度星载GPS接收机所得到的该Gold码的自相关曲线，该接收机采用了T_s/T_c=5115/10228的采样比，从图4中可以看到，其相位延迟分辨力更差。

采样比7687/5115或者5115/10228下相位延迟分辨力较差的原因是这些比例所对应的采样点相位的重复周期较短，不管采用多长的相关长度，相位延迟分辨力都十分有限。

非等量采样已在GPS接收机等通信设备中得到应用。已有研究者分析指出通过采用非等量采样技术，数字环路跟踪性能可达到接近于模拟环路的水平。但目前的研究尚停留在定性阶段，即仅以特定的采样比、相关周期等参数为例，阐明了非等量采样在提高数字环路跟踪性能上的有效性；或者说仅简单描述采样比比例越“非等量”，能达到的数字环路跟踪性能就越好。但具体这些关键参数究竟如何选取，以达到最佳的延时分辨精度，从而提升数字伪码跟踪环路的码跟踪精度，尚缺乏一般化的定量的理论和方法，这也是非等量采样技术走向实用所必须解决的关键问题。

发明内容

本发明提供了一种非等量采样方法，该方法在相同甚至更短的相关长度下优化数字跟踪环路的相位延迟分辨精度，从而获取较佳的码跟踪精度。

一种非等量采样方法，包括如下步骤：

步骤S101，选定伪码的多个相关长度为N*10^v，其中N以及v均为正整数，且多个相关长度中v的取值相同，N的取值互不相同；

步骤S102，确定采样比η以及采样周期T_s，其中η具有v位小数，并且η*10^v和10^v互质，并且如步骤S101所述相关长度对应的相关周期为所述伪码的码序列周期的非整数倍；

步骤S103，根据步骤S101至步骤S102的采样参数进行采样，通过采样结果及伪码跟踪环路装置得到伪码，根据伪码绘制自相关曲线，并根据所述自相关曲线及所采用的伪码跟踪环路装置，得到不同相关长度下的环路S曲线；

步骤S104，根据所采用的伪码跟踪环路装置进行蒙特卡罗环路仿真，得到不同相关长度下的实际码跟踪精度，获得不同实际码跟踪精度与理论码跟踪精度的误差；