[发明专利]一种NOR型闪存存储单元的制造方法

说明书

技术领域

本发明涉及存储领域，尤其涉及一种NOR型闪存存储单元的制造方法。

背景技术

现有的与非门型闪存存储单元（NOR Flash Cell）的制造方法容易造成连线到控制栅（CT-CG）的击穿电压不稳定，很容易击穿。目前NOR Flash cell连线（CT）的制造方法分成光阻定义以及控制栅和控制栅保护层辅助定义(self-align contact)两种方法。但是随着工艺节点的降低，存储单元控制栅和连线的距离越来越近，比如45nm NOR Flash的控制栅到连线之间的距离降到了30-40nm，先前两种连线制造工艺很难做到控制栅和连线之间的良好绝缘，难以防止在工作电压内击穿。

以控制栅和控制栅保护层辅助定义的方法为例来阐述现有技术制造过程，如下列图所示：图1是现有技术的NOR型闪存存储单元的制造方法的流程图；图2是现有技术的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；图3是现有技术的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；图4是现有技术的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；图5是现有技术的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；图6是现有技术的NOR型闪存存储单元的层间电介质（ILD）材料填充之后并经过化学机械平坦化（CMP）后的上表面示意图；图7是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；图8是现有技术的NOR型闪存存储单元的源极连线的预定位置和漏极连线的预定位置蚀刻后的上表面示意图；图9是现有技术的NOR型闪存存储单元的连线导电材料填入后并经过CMP后的上表面示意图。

现有技术的制造方法的流程图如图1所示，包含以下步骤：

步骤S110，在衬底上形成有源区16，在有源区16上依次形成包含隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的预备蚀刻层，形成刻蚀层后的结构如图2所示。

步骤S120，如图3所示，对上述形成的预备蚀刻层进行第一次蚀刻，将隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的部分去除，以露出有源区16硅层表面，形成如图3所示的凹槽；然后沉积控制栅保护层17，沉积的控制栅保护层如图4中171和172所示；再对控制栅保护层进行第二次蚀刻，去除形成在有源区硅层上的控制栅保护层，去除有源区硅层的控制栅保护层如图5所示；

步骤S130，在经过第一次蚀刻和经过第二次蚀刻所形成的凹槽中填充ILD材料18，然后经过CMP，所形成的结构的上表面如图6所示，其侧面如图7所示。

步骤S140，在连线（源极连线和漏极连线）的预定位置进行第三次蚀刻，以去除形成连线的预定位置的ILD材料，去除ILD材料的结构如图8所示。

步骤S150，在经过第三次蚀刻所形成的凹槽中填充连线导电材料19，以分别形成漏极连线191和源极连线192，填充连线导电材料后的结构如图9所示。

从图1-图9所示的工艺过程中可以看出，现有技术先沉积ILD材料18，再在连线（源极连线和漏极连线）的预定位置进行ILD材料的蚀刻，再用连线导电材料19进行填充蚀刻ILD材料后的位置。现有技术的关键缺点是ILD材料蚀刻的位置在有源区硅层（AA Si）上方，在蚀刻的时候控制栅保护层会遭到不同程度的损坏，之后进行连线导电材料的填充，填充的连线导电材料会被填入在遭到破坏的控制栅保护层的旁边，距离较近，因此在芯片工作的时候当连线加正压，控制栅加负压时，连线（源极连线和漏极连线）和控制栅（CT-CG）之间就很容易击穿。

发明内容

本发明的目的在于提出一种NOR型闪存存储单元的制造方法，能够使得在运行过程中连线和控制栅之间不容易击穿。

本发明提供了一种NOR型闪存存储单元的制造方法，包含：

在有源区上形成包含控制栅层的预备蚀刻层；

对所述预备蚀刻层进行第一蚀刻，再沉积控制栅保护层，并对所述控制栅保护层进行第二蚀刻以露出所述有源区表面；

在经过所述第二蚀刻后的凹槽中填充连线导电材料；

进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料；

在所述预定位置填充层间电介质材料。

优选地，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。

优选地，采用干刻法进行蚀刻。

优选地，利用所述控制栅层和所述控制栅保护层作为辅助，进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料。