[发明专利]异质结半导体器件及其制造方法

说明书

技术领域

本发明涉及13族氮化物异质结半导体器件，包括具有第一带隙的第一层和具有第二带隙的第二层以及肖特基电极和另外的第一电极，其中，第一层位于衬底和第二层之间，肖特基电极和另外的第一电极分别电连接到异质结的不同区域。

本发明还涉及一种制造该半导体器件的方法。

背景技术

异质结半导体器件通常结合有两种不同带隙材料之间的结，例如，异质结，而不是掺杂区作为沟道。这种器件使用由异质结所产生的高迁移率电子，其中异质结由高掺杂的较宽带隙n型施主供给层或者未有意掺杂的如氮化铝镓(AlGaN)以及很少或未有意掺杂的非掺杂较窄带隙层如氮化镓(GaN)构成。

在AlGaN/GaN异质结构的架构中，由于这种体系中强烈的自发极化和压电极化效应，通常不需要在AlGaN层中进行掺杂。例如，来自表面施主的电子可以通过本征极化所感应的电场而被扫进GaN沟道中。这种情况下，电子可以快速移动，而不会与任何杂质发生碰撞，因为未有意掺杂(即，不是故意掺杂)层相对缺乏电子无法逃脱的杂质或者掺杂剂。

这种异质结的最终结果是建立了一层非常薄的高迁移率传导电子层，其中电子具有非常高的浓度或者密度，使得沟道的电阻率非常低。该层被称为二维电子气(2DEG)。例如，这种效应可以应用到场效应晶体管(FET)中，其中施加到肖特基栅极的电压改变该层的导电性以形成晶体管结构。

一种这样的晶体管是包含氮化镓的高电子迁移率晶体管(HEMT)，被称为氮化铝镓/氮化镓(AlGaN/GaN)HEMT，或AlGaN/GaN HEMT。通常，AlGaN/GaN HEMT可以通过下述方法来制作：通过外延晶体生长方法如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等，在衬底如蓝宝石、硅(Si)(111)、碳化硅(SiC)等上生长GaN、AlGaN等的晶体膜，并对如此生长的外延衬底进行处理以形成所需的结构。

近来，AlGaN/GaN HEMT和肖特基二极管由于固有的高密度2DEG、高电子迁移率和高临界击穿电场，从而能够在高电压和高电流下操作(导致高功率性能的增强)，并因而受到关注。结果，宽带隙AlGaN/GaNHEMT正成为射频(RF)和微波功率放大器的优秀候选者。

在某些器件中，如常通或常断器件，半导体器件在关断和导通状态之间切换，其中，在关断状态下中断肖特基栅极下面的2DEG，在导通状态下在低电压下产生高电流。这种器件的设计通常注重在导通状态下、在关断状态下以及在切换期间的功率损耗之间进行折中。

这种器件的一个问题是在关断状态时的高漏电流。该漏电流由肖特基金属和2DEG之间针对电子的势垒决定。该问题已经在US2010/0084687A1中通过在肖特基栅极下面设置一掺氟的增强背势垒而得以解决。但是，这种方法存在会对器件的导通特性产生负面影响的缺点。

发明内容

本发明旨在提供一种13族氮化物异质结半导体器件，具有改善截止状态下漏电流行为的措施，同时限制这些措施对器件导通状态下行为的影响。

本发明还旨在提供一种制造这种半导体器件的方法。

根据本发明的第一方面，提供了一种半导体器件，包括：13族氮化物异质结，包括具有第一带隙的第一层和具有第二带隙的第二层，其中，第一层位于衬底和第二层之间；以及肖特基电极和另外的第一电极，分别电连接到异质结的不同区域，所述肖特基电极包括中心区域和边缘区域，其中，器件包括在肖特基电极下方仅位于边缘区域下方的导电势垒部分，用于局部增强肖特基电极的肖特基势垒。

已经发现，在器件的截止状态下漏电流主要源于栅极边缘(也被称为边缘效应)，即栅极的侧壁与电介质如钝化层相交之处，因为这是发生垂直电场累积之处。导电势垒部分的引入导致在栅极边缘处肖特基势垒增加，这确保了通过肖特基栅极的电流路径与该累积区在空间上分离，大大减少了器件的截止状态下的漏电流。

优选地，第一层包括GaN，第二层包括AlGaN。

在实施例中，该半导体器件进一步包括与肖特基电极相邻的电绝缘层，其中，导电势垒层部分具有位于肖特基电极的边缘区域下方的第一部分和位于电绝缘层的边缘区域下方的第二部分。例如，这增加了对器件工艺过程变化的容差。

优选地，第一部分具有50-200nm范围内的最小横向尺寸(该范围取决于工艺变化)，以确保在肖特基二极管的栅极区下面不存在边缘效应。

在实施例中，该半导体器件包括第二层上的覆盖层，如GaN层，其中，覆盖层包括限定导电势垒部分的改性部分。这样做的好处是可以提供改性部分而只需要很少的额外工艺步骤。