[发明专利]瞬态和直流同步触发型电源钳位ESD保护电路

说明书

技术领域

本发明涉及集成电路芯片静电放电（Electronic Static Discharge，ESD）保护技术领域，特别涉及一种瞬态和直流同步触发型电源钳位ESD保护电路。

背景技术

集成电路芯片的防静电冲击设计是芯片能够可靠工作的必备保障，有效的ESD防护方案要求泄放器件在ESD冲击来临时迅速进入大电流的泄放状态，同时在芯片正常工作时保持关断状态。芯片的ESD防护设计一般通过信号的幅值和上升时间来区分正常工作电压和ESD冲击，ESD冲击具有上升时间非常快（在几百皮秒到几十纳秒量级）和瞬时脉冲幅值很高的特点。而正常的工作电压通常上电时间比ESD冲击慢4到5个数量级，同时幅值电压远低于ESD冲击。

芯片的ESD防护设计自然要涉及到一个泄放器件的触发机制问题，传统的器件级别ESD防护设计通常运用一个栅接地的NMOS（N-Mental-Oxide-Semiconductor，N型金属-氧化物-半导体）晶体管作为泄放器件，当施加到器件漏端的脉冲电压高到一定程度时，NMOS晶体管体内的寄生BJT（Bipolar Junction Transistor，双极结型晶体管）器件打开，进入电荷泄放状态。这种设计方案的触发机制是利用器件体内寄生电流通路的纯DC（Direct Current，直流电）触发机制，泄放器件是否打开完全由加在漏端的电压幅值决定，与脉冲自身的上升时间无关。这种触发机制的特点是：设计比较简单，无需额外的电路触发，但是泄放器件开启不够迅速，同时泄放能力不够强。

为了解决上述触发机制存在的泄放器件开启不够迅速和泄放能力不够强的问题，设计者常用辅助电路对ESD冲击进行瞬态识别，由RC探测电路根据脉冲的上升时间来判断冲击是否为ESD冲击，若是，则把泄放器件的栅极拉高，让沟道电流参与静电电荷的泄放。这种触发机制即是纯瞬态触发，典型的电路结构如附图1所示。纯瞬态触发机制的保护结构有泄放器件在ESD冲击来临时开启时间很快的优点，其泄放电流由泄放器件体内电流和沟道电流同时承担，相对于栅接地的保护方案有了更高的保护可靠性。但是，纯瞬态触发的电源钳位ESD保护电路对于快速上电和高频噪声很敏感，易在芯片正常工作的时候发生误触发现象。同时，如附图1所示，为了让泄放晶体管在整个ESD冲击期间都保持开启状态，设计者通常会加入额外NMOS晶体管M_fb构成正反馈，带有反馈机制的纯瞬态触发保护电路又面临误触发后严重的闩锁问题。

另外一种泄放器件触发机制是利用电路辅助的纯DC触发机制，如附图2所示，这种纯DC触发机制设计的要义在于：当芯片正常工作时，加在V_DD上是一个相对较低的电压幅值，二极管接法的NMOS晶体管M_nx在把自身漏端的电压钳位到逻辑高电平，此时泄放器件M_big保持关断状态。当ESD冲击来临时，加在V_DD上的电压瞬间达到很高的幅值，使得M_nc漏端的电压成为逻辑低的状态，经过反相器的驱动，把泄放器件打开，进入ESD泄放模式。利用电路辅助的纯DC触发机制有如下特点：首先是沟道电流和体电流同时参与电荷的泄放，具有较高的保护可靠性。其次对快速上电和高频噪声也不敏感，只要设计得当，基本可以避免正常工作时的误触发问题。但是纯DC触发机制的泄放器件在ESD冲击来临时开启较晚，泄放器件要等到施加在V_DD上的电压超过其触发电压后才打开，而在ESD冲击从零伏特上升到泄放器件触发电压期间，芯片仍然暴露在ESD冲击下，由此使得纯DC触发机制设计方案的可靠性大大减弱。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何有效的把纯瞬态触发机制和纯直流触发机制结合起来，同时对ESD冲击的瞬态和直流条件进行判定，使得泄放器件在ESD冲击来临时，能快速打开，具有较高的泄放能力，也对快速上电和误触发不敏感，在芯片正常工作时，有效避免闩锁现象的发生。

（二）技术方案

为解决上述技术问题，本发明提供了一种瞬态和直流同步触发型电源钳位ESD保护电路，包括：瞬态触发模块、直流电压触发模块以及泄放器件；

该瞬态触发模块，与该泄放器件相连接，用于根据获取到的脉冲的上升时间判定该脉冲是否满足ESD冲击的瞬态判定条件，若是，则发送第一响应信号至该泄放器件，该第一响应信号用于打开该泄放器件；