[发明专利]具有凹陷栅的晶体管及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年6月29日提交的申请号为10-2012-0071139的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体装置，更具体而言涉及一种具有凹陷栅（recess gate）的晶体管及其制造方法。

背景技术

随着DRAM的半导体存储器件的集成度增加，晶体管所占据的面积逐渐地减少。因此，随着晶体管的沟道长度缩短，发生短沟道效应（short channel effect）。特别地，如果在DRAM的存储器单元所采用的单元晶体管中出现短沟道效应，则存储器单元的泄漏电流增加且刷新特性恶化。根据此事实，提出了一种即使在DRAM的集成度增加时，仍能抑制短沟道效应的凹陷栅结构。

近来，提出了一种应用凹陷栅结构的方法，以改善形成在外围区域中的晶体管的驱动性能。

图1是说明具有现有的凹陷栅结构的现有晶体管的剖面图。

参见图1，在半导体衬底11中限定凹部12。在限定有凹部12的表面上形成栅电介质层13。在栅电介质层13上形成包括硅电极14的凹陷栅结构并且凹陷栅结构填充凹部12。在硅电极14上形成金属电极15和在金属电极15上形成栅硬掩模层16。在凹陷栅结构两侧的半导体衬底11中形成源极/漏极区域17。

在图1中，硅电极14包括多晶硅且被掺杂杂质以具有导电性。例如，在沉积未掺杂的多晶硅以填充凹部12之后，掺杂所述杂质。根据希望的晶体管类型，杂质可以包括N型杂质或P型杂质。例如，NMOSFET包括N型多晶硅，而PMOSFET包括P型多晶硅。

图2A和图2B是说明根据现有技术的硅电极的杂质掺杂方法的视图。图2A示出离子束注入方法，以及图2B示出等离子体掺杂方法。

当使用离子束注入方法掺杂杂质时，可以通过将注射范围Rp设置在如附图标记①所示的凹部的深层，来执行离子束注入方法。然而，在离子束注入方法中，可能会造成这样的问题：很可能如附图标记②和③所表示的那样发生渗透现象（penetration phenomenon）。

在如本领域周知的等离子体掺杂（PLAD）方法中，硅电极的表面具有最大掺杂浓度并且杂质向下扩散。因此，随着硅电极的高度增加，掺杂效率会急剧地下降。因此，在凹陷栅结构中，虽然可以在表面上充分地执行掺杂且直到中间区域④的程度，但是难以充分地执行掺杂至凹部的深层⑤。

发明内容

本发明的实施例涉及一种具有凹陷栅结构的掺杂效率改善的晶体管及其制造方法。

根据本发明的一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底中形成凹部；在半导体衬底之上形成栅电介质层；在栅电介质层之上形成栅导电层，栅导电层包括作为捕获区的层；用杂质掺杂栅导电层，其中杂质累积在捕获区中；以及通过执行退火，使杂质扩散。

根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底中形成凹部；在半导体衬底之上形成栅电介质层；在栅电介质层之上形成包括下层、中间层和上层的栅导电层，其中中间层包含捕获物类；用第一杂质掺杂栅导电层，其中在中间层中累积第一杂质；以及通过执行退火，使第一杂质扩散。

根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底的第一和第二区域中形成凹部；在具有凹部的半导体衬底之上形成栅电介质层；在栅电介质层之上在第一区域和第二区域中形成栅导电层，所述栅导电层包括下层、中间层以及上层，其中中间层包含捕获物类；用第一杂质掺杂第一区域中的栅导电层；以及用与第一杂质不同的第二杂质掺杂第二区域中的栅导电层，其中在第一区域中和在第二区域中的中间层中分别累积第一杂质和第二杂质；以及通过执行退火，使分别在第一区域和第二区域中的第一杂质和使第二杂质扩散。

根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底之上形成栅电介质层，所述半导体衬底包括限定凹部的第一区域和具有平坦表面的第二区域；在栅电介质层之上形成在第一区域和第二区域中的栅导电层，所述栅导电层包括下层、中间层和上层，其中中间层包含捕获物类；用第一杂质掺杂第一区域中的栅导电层；以及用与第一杂质不同的第二杂质掺杂第二区域中的栅导电层，其中在第一区域和第二区域中的中间层中分别累积第一杂质和第二杂质；以及通过执行退火，使分别在第一区域和第二区域中的第一杂质和使第二杂质扩散。