[发明专利]深沟槽功率MOS器件及其制备方法

说明书

技术领域

本发明属于半导体器件及其制造领域，涉及一种深沟槽功率MOS器件及其制备方法，特别是涉及一种高元胞密度的深沟槽功率MOS器件及其制备方法。

背景技术

目前，常规的深沟槽功率MOS器件工艺制备中，为了使源区1’’和体区2’’等电位，在制备接触孔3’’时需要刻蚀硅层以穿透源区1’’、深入到体区2’’，如图1所示。

在应用频率不高的情况下，功耗主要有导通损耗决定，导通损耗主要受制于特征导通电阻大小的影响，其中，特征导通电阻越小，导通损耗越小。降低特征导通电阻的主要方法是提高元胞密度，降低相邻元胞间距（pitch），增加单位面积总有效宽度，从而达到降低特征导通电阻的目的。如图1所示，目前国内功率MOS量产工艺中最小元胞沟槽线宽约为0.25μm，最终刻蚀并制备牺牲氧化层和绝缘栅氧化层后的沟槽线宽d1约0.4μm，最小元胞接触孔线宽d2约0.25μm，248nm DUV光刻机对位精度在60nm左右，为保证足够工艺窗口，元胞接触孔到最终完成绝缘栅氧化层元胞沟槽4’’的间距d3至少为0.09μm。这样，在现有技术工艺中，最小能达到的元胞间距约为0.83μm，国内外业界一般把量产的最小元胞间距定在1.0μm左右。

中国专利（申请号：201110405658.7）公开了一种超高元胞密度深沟槽功率MOS器件及其制造方法，如图2所示，其在元胞区域无需接触孔工艺，而是直接通过沉积源极金属5’与源区7’、P阱层（体区）4’欧姆接触，源极金属5’与元胞沟槽11’内的导电多晶硅6’通过绝缘介质层9’相绝缘隔离。该专利可提高元胞密度，降低特征导通电阻。

但该专利存在以下缺陷：

1、显然，该专利所述的元胞密度不是如其描述的“仅受制于元胞沟槽11’的最小线宽和间距，不受制于接触孔线宽和孔到元胞沟槽的对位精度”。事实上，该专利的元胞密度一方面还受制于各相邻元胞源极7’（即图2中N+区域）之间的间距d4，即P阱层（体区）4’与源极金属5’接触处的宽度（对于248nm DUV光刻机而言该宽度最小可到0.16μm），进一步，该专利的元胞密度另一方面还受制于源极7’到元胞沟槽11’的对位精度。因此，该专利的元胞密度不可能其如所述的“元胞密度至少可达2G/inch2，元胞密度提高约220%”，而是该专利中最小能达到的元胞间距（pitch）约为0.76μm；

2、该专利中所述元胞的源极7’注入时，需要在体区4’窗口处形成光刻胶阻挡，该光刻胶宽度较小（一般对于248nm DUV光刻机，该光刻胶宽度最小可到0.16μm），容易导致倒胶（peeling），影响产品量率；

3、该专利中没有给出深沟槽功率MOS器件中关于栅极电性接触的解决方法；

4、该专利利用P阱层（体区）4’与源极金属5’直接接触以使体区和源区等电位，因此，该接触区域的浓度只能与P阱层（体区）4’的浓度保持一致，不能在体区浓度不变的情况下进一步单独调节该接触区域的掺杂浓度以降低接触电阻。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种深沟槽功率MOS器件及其制备方法，用于解决现有技术中由于制造工艺及方法的限制而导致倒胶的问题，同时用于解决现有技术中体区与金属接触的区域掺杂浓度不可调而不利于降低接触电阻的问题，进一步补充现有技术中器件的栅极电性接触的解决方法。

为实现上述目的及其他相关目的，本发明提供一种深沟槽功率MOS器件的制备方法，所述制备方法至少包括以下步骤：

1）提供一衬底，所述衬底包括第一导电类型的漏极区及形成于其上的第一导电类型的第一外延层，其中，所述第一外延层横向划分为元胞区、栅极电性接触区及终端保护区；

2）在所述衬底上表面沉积硬掩膜并对其进行光刻、刻蚀直至暴露出所述衬底上表面，以形成硬掩膜窗口；

3）通过所述硬掩膜窗口对所述衬底进行刻蚀，以在所述衬底的第一外延层中形成若干规则排列且相互平行的深沟槽，其中，所述深沟槽包括元胞沟槽、栅极电性接触区沟槽及终端保护区沟槽； 

4）在所述衬底上表面及深沟槽内形成栅介质层；

5）在所述栅介质层上沉积栅极材料层，其中，所述栅极材料层填充满所述深沟槽并覆盖于所述衬底表面的栅介质层上表面；

6）光刻、刻蚀所述栅极材料层，使位于栅极电性接触区的栅极材料层覆盖于其对应的衬底表面的栅介质层上表面以形成栅极布线层，同时使栅极电性接触区沟槽内填充满栅极材料层以形成栅极，使元胞沟槽及终端保护区沟槽内部分填充栅极材料层以形成栅极；