[发明专利]半导体器件间隔离结构及其形成方法

说明书

技术领域

本发明属于半导体技术领域，具体涉及一种半导体器件及其形成方法。

背景技术

半导体电子芯片在国防等领域有着广泛的应用，需要在苛刻的辐照环境下保持可靠性。在辐照环境下，辐射粒子与电子相互作用，把自身的能量传递给电子，如果电子由此获得的能量大于它的结合能,电子就脱离原子核对他的束缚成为自由电子，而原子则变成了带电离子，也可视为原子获得了一个空穴。这种辐射引入的空穴会导致半导体器件之间的漏电流。

已有的半导体器件隔离技术主要是两类：LOCOS隔离和STI隔离。LOCOS（LOCalOxidation for Silicon）隔离，即局部硅的氧化隔离，用于相邻器件有源区的隔离，如图1所示。但在辐射环境中，LOCOS的氧化硅中会产生空穴，导致两个相邻n型有源区之间形成弱反型的导电沟道，产生两个器件之间的漏电流，影响器件和系统的工作性能。STI（Shallow Trench Isolation）隔离，即浅槽隔离技术，应用于较小尺寸的器件。虽然STI隔离较LOCOS隔离更平坦，通过沟槽隔断器件，但其工艺复杂度较高，且在辐照环境中依然存在漏电现象，如图2所示。STI的氧化硅在辐射后会积累空穴，导致相邻重掺杂有源区之间、有源区与同型的阱之间就会产生漏电路径。

近年来，SOI（Silicon On Insulator，绝缘体上硅）工艺被引入到抗辐射技术中，SOI采用全介质隔离，PN结面积小，电路的抗单粒子能力和抗剂量率能力，以及辐照导致的器件间隔离失效预计都能得到很好的改善。但是，由于辐照会在氧化层积累电荷，因此对于SOI工艺，背栅导致的漏电会变得比较严重。同时，即使采用全介质隔离，由于辐照会在STI氧化层积累电荷，仍然可能带来器件内部N+源漏区之间的漏电。此外，传统的SOI技术为了解决最大的问题浮体效应，采用体接触的方式来解决，比较常用的方法如图3所示的T型栅、H型栅和BTS结构等。但这些结构都会使得器件面积变大，且存在一定的不对称性，无法实现今后高密度电路器件的发展要求。

综上，急需改进已有的隔离技术，减少辐射导致的漏电流，同时解决SOI技术中的体接触问题，并尽可能的减小面积，以满足日后更小尺寸芯片的需求。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种能够降低辐射导致的器件漏电、解决SOI器件体接触问题的半导体器件及其形成方法。

根据本发明实施例的半导体器件间隔离结构，包括：衬底，所述衬底的顶部表面包括具有第一掺杂类型的第一掺杂区域和具有第二掺杂类型的第二掺杂区域；形成在所述衬底之上的半导体器件单元阵列，所述半导体单元阵列中的每个半导体器件单元为形成在所述第一掺杂区域之上的第一类半导体器件单元或者形成在所述第二掺杂区域之上的第二类半导体器件单元；形成在相邻两行所述半导体器件单元之间的多个STI隔离结构；形成在同一行中相邻两个不同类型的所述半导体器件单元之间的多个STI隔离结构；以及形成在同一行中相邻两个相同类型的所述半导体器件单元之间的多个LOCOS隔离结构。

可选地，还包括：形成在所述第一掺杂区域之上的第一体接触和第一体接触孔；以及，形成在所述第二掺杂区域之上的第二体接触和第二体接触孔。

可选地，所述衬底具有隐埋氧化层。

本发明的半导体器件间隔离结构是基于SOI的LOCOS与STI相结合的复合器件隔离结构，本发明能够减小辐射条件下的器件间漏电，实现SOI的体接触，减小隔离结构和体接触的面积，提高器件和整体系统的性能，更加有利于高密度器件版图布局的要求，可以适用于高密度的存储器阵列等应用。

根据本发明实施例的半导体器件间隔离结构的形成方法，包括：提供衬底；在所述衬底之上形成多个STI隔离结构，所述多个STI隔离结构将所述衬底隔离为多个孤立岛状区域，其中每个所述孤立岛状区域宽度为最终形成的半导体器件阵列的行宽；对所述多个孤立岛状区域进行掺杂，以在所述衬底的顶部表面形成多个具有第一掺杂类型的第一掺杂区域和多个具有第二掺杂类型的第二掺杂区域；在所述衬底之上形成多个LOCOS隔离结构，所述LOCOS隔离结构将每个所述第一掺杂区域或每个第二掺杂区域隔离为一个或多个与半导体器件单元大小相匹配的空间；以及在每个所述第一掺杂区域之上形成一个或多个第一类半导体器件单元，并且在每个所述第二掺杂区域之上形成一个或多个第二类半导体器件单元。

可选地，还包括：在所述第一掺杂区域之上形成第一体接触和第一体接触孔；以及，在所述第二掺杂区域之上形成第二体接触和第二体接触孔。