[发明专利]ART结构沟槽内生长GaAs材料HEMT器件的方法

说明书

技术领域

本发明涉及一种将MOCVD和高深宽比沟槽限制技术(Aspect RatioTrapping，ART)结合起来的方法，特别是一种ART结构沟槽内生长GaAs材料HEMT器件的方法。

背景技术

根据国际半导体产业技术发展蓝图(ITRS2009)的预测，2012年MPU的物理栅长将缩小到22纳米。然而，随着集成电路技术发展到22纳米技术节点以下时，使得硅集成电路技术在速度、功耗、集成度、可靠性等方面受到一系列基本物理问题和工艺技术的限制，并且昂贵的生产线建设和制造成本使集成电路产业面临巨大的投资风险，传统的硅CMOS技术采用“缩小尺寸”来实现更小、更快、更廉价的逻辑与存储器件的发展模式已经难以维持。因此，ITRS清楚的提出，“后22纳米”CMOS技术将采用全新的材料、器件结构和集成技术，集成电路技术将在“后22纳米”时代面临重大技术跨越及转型。

III-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别可达到9000cm²/(V·s)、40000cm²/(V·s)，而硅的只有1300cm²/(V·s))，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗器件的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的III-V族半导体材料是制备Si基高迁移率器件的前提。GaAs是研究较为成熟的III-V族材料，本方法采用GaAs作为III-V的代表来研究外延问题。Si和GaAs的晶格适配较大(为4.1％)，热适配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1和5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。Si基III-V族材料的生长必须解决这两个问题。

发明内容

本发明的目的在于，提供一种ART结构沟槽内生长GaAs材料HEMT器件的方法，该方法通过制备高质量的Si基GaAs材料来制备HEMT器件，该类型的HEMT器件可以与传统的硅工艺兼容，极大提高器件的性能，减少功耗，而且大大的提高了器件的迁移率等。该方法通过改变原料，增加一层超晶格缓冲层，并结合高深宽比沟槽限制技术，抑制了界面适配位错和APD向外延层的延伸。

本发明提供一种ART结构沟槽内生长GaAs材料HEMT器件的方法，包括以下步骤：

步骤1：在硅衬底上生长二氧化硅层；

步骤2：采用全息曝光和ICP的方法在二氧化硅层上沿着硅衬底的<110>方向刻蚀出多个沟槽；

步骤3：分别用piranha、SC₂、HF和去离子水清洗，除去沟槽底部剩余的二氧化硅层，露出硅衬底；

步骤4：采用MOCVD的方法，在沟槽内的硅衬底上依次生长缓冲层、超晶格缓冲层、沟道层、隔离层、N型重掺杂的电子供应层和盖层；

步骤5：采用化学抛光的方法，将盖层抛光，抛光后的粗糙度小于1nm；

步骤6：通过光刻、腐蚀、金属布线工艺，在抛光后的盖层上沿沟槽的方向形成源极、漏极和栅极，完成器件的制备。

本发明的特点是：

1、用金属有机物化学气相外延与高深宽比沟槽限制的方法结合，通过生长一层超晶格缓冲层，接着生长出高质量的GaAs沟道层，使界面处的失配位错和反相畴边界截止在SiO₂壁上，有效约束了异质结界面缺陷的延伸。

2、通过改变生长原料，降低生长温度，优化生长速率等其他参数，减少了异质界面的缺陷，提高外延层的质量，使得作为HEMT的衬底时得到良好的器件质量。

附图说明

为进一步说明本发明的具体技术内容，以下结合实例及附图详细说明如后，其中：

图1为本发明的制备流程图；

图2-图7为本发明各步骤的生长结构示意图。

具体实施方式