[发明专利]降低反射讯号的内存结构

说明书

一种降低反射讯号的内存结构，其包含有处理单元；与处理单元连接的总线路单元；数个与总线路单元连接的内存；以及设于总线路单元末端处的反射讯号吸收单元。藉此，可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。

技术领域

本发明是有关于一种降低反射讯号的内存结构，尤指一种可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作功效的结构。

背景技术

一般已知的内存结构，通常是由一处理器、数个与处理器连接的内存、以及一设于各内存并接端前端的讯号反射器组成。

然而，以上述结构而言，仍无法有效降低讯号传输时的反射讯号，进而严重影响系统的整体运作；且以已知欲进行多内存的整合时（例如：将32位的内存整合为64位），是将至少两个芯片加以共接，而共接时是将多个内存的地址区与控制区加以连接，如此，不但会导致线路布局的复杂度增加，更会大幅提高线路的布局层数。

有鉴于此，本案的发明人特针对前述已知发明问题深入探讨，并藉由多年从事相关产业的研发与制造经验，积极寻求解决之道，经过长期努力的研究与发展，终于成功地开发出本发明「降低反射讯号的内存结构」，藉以改善现有技术中存在的种种问题。

发明内容

本发明所要解决的技术问题是：针对上述现有技术的不足，提供一种降低反射讯号的内存结构，可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。

为了解决上述技术问题，本发明所采用的技术方案是：一种降低反射讯号的内存结构，其特点是：该结构包括处理单元、总线路单元、数个内存及反射讯号吸收单元，该总线路单元与处理单元连接；该数个内存与总线路单元连接；该反射讯号吸收单元设于总线路单元的末端处。

所述各内存分别包含有与总线路单元连接的地址线路、命令线路及控制线路。所述各内存分别单独与总线路单元并接。

所述各内存设置于一芯片上而形成内存芯片，而该内存芯片与总线路单元连接。所述总线路单元的前端处设置有另一反射讯号吸收单元。

所述反射讯号吸收单元为电阻。

所述处理单元、总线路单元、各内存及反射讯号吸收单元于进行电路布局时，是于处理单元与总线路单元之间设有至少二地址/控制/命令区，而各内存则分别设于各地址/控制/命令区两侧，且该总线路单元与各内存之间设有接地区，并于该处理单元与各内存之间设有数根电源线。

如此，可于处理单元配合内存芯片的各内存作讯号传输时，可利用反射讯号吸收单元分别吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。且于多内存的整合时，可达到易于进行线路布局以及减少布局层数的效果。

附图说明

图1是本发明第一实施例的示意图。

图2是本发明第二实施例的示意图。

图3是本发明的电路布局示意图。

标号说明

处理单元1 总线路单元2

内存3 内存芯片30

地址线路31 命令线路32

控制线路33 反射讯号吸收单元4、4a

地址/控制/命令区5 接地区6

电源线7