[发明专利]具有改进的电特性的绝缘体上半导体结构

说明书

本发明涉及半导体领域。更具体地，本发明涉及一种包括以下各项的半导体结构：第一半导体层、体(bulk)半导体层、在第一半导体层与体半导体层之间的绝缘层、第一注入区以及第二掺杂区。

氧化物上硅(SOI)或超薄埋氧(UTBOX：ultra thin buried oxide)晶圆有利的特征为阈值电压变化小，因此目前和将来的CMOS技术越来越对其关注。特别地，全耗尽CMOS技术能够实现高速工作的低压和低功率电路。而且，全耗尽SOI器件被认为是用于实现短沟道效应(SCE)减小的最有希望的备选，对22nm以下的节点尤其如此。

绝缘体上硅(SOI)晶圆形成了高性能MOSFET和CMOS技术的基础。主要通过形成在绝缘体(即，埋氧(BOX)层)之上的有源硅层的薄度来帮助控制SCE。为了减少源与漏之间的耦合效应，并且此外，针对用于将来的技术的簿膜器件的可缩小性，必须提供非常簿的BOX层。阈值电压的控制同样取决于BOX层的薄度。在BOX层下面的基板的适当注入导致背栅(back gate)的形成，并且能够通过背栅偏置实现阈值电压的精确调整。

因此，为了在SOI晶圆上提供可靠且预成形(performing)的双栅晶体管，重要的是实现对背栅以及对BOX层的良好控制。

图5a-5d例示了根据现有技术的半导体结构5100-5300。

如可以在图5a中看到的，半导体结构5100包括第一半导体层5101、绝缘层5102以及体半导体层5103。绝缘层5102被放置在第一半导体层5101与体半导体层5103之间，以便将它们电分离。

第一半导体层5101例如可以是硅。绝缘层5102例如可以是二氧化硅。体半导体层5103例如可以是硅。采用这种示例性布置，半导体结构5100将是SOI晶圆，绝缘层5102将是BOX，并且体半导体层3013能够充当针对形成在第一半导体层5101上的晶体管的背栅。

为了提供体半导体层5103的更好的导电性，半导体结构5100经由掺杂步骤S51被掺杂，如图5b中所例示的那样。

在掺杂步骤S51期间，掺杂材料5204被注入半导体结构5100以便获得图5c中所例示的半导体结构5200。掺杂能够例如通过离子轰击来完成。对于p型接地面的形成，掺杂材料5204例如可以是硼。硼的使用优选于诸如In或BF2这样的其它材料。这是由于In注入物会由于In的高质量以及它与SiO2的相互作用而导致BOX电属性的劣化的事实。BF2注入物(其中，氟原子的数目比硼原子的数目大两倍)会进一步导致显著数量的F被引入硅中。B原子和F原子的这样的组合会导致差的B激活。

然而，纯硼注入物不是最优的，因为硼具有扩散的趋势，并且能够在BOX中(即，在绝缘层5102中)分离。

例如，如图5c和5d中所例示的那样，可以在半导体结构5200和5300中注入一定数量的掺杂原子。更具体地，半导体结构5200的掺杂原子5205和5206可以是注入步骤S51的结果。也就是说，即便在执行掺杂步骤S51使得仅在体半导体层5103内形成掺杂区5210时，也会在第一半导体层3013中注入一个或多个掺杂原子5205并且会在绝缘层3012中注入一个或多个掺杂原子5206。

附加地，在产生图5d的半导体结构5300的扩散步骤S52期间，由掺杂原子5305和5306所指示的掺杂原子5205和5206的数目能够由于掺杂材料5204从体半导体层5103扩散到绝缘层5102和第一半导体层5101中而增加。

硼到绝缘层502中的这样的扩散会不利地影响绝缘层5102的电属性，因为硼渗透增加SiO2中的电荷俘获并且使SiO2/Si界面属性劣化，如在1997年VLSI技术、系统以及应用国际讨论会的技术论文的论文集中公布的非专利文档“Impact Of Boron Penetration On Gate Oxide Reliability And Device Lifetime In P+-poly PMOSFETs”中所公开的那样。

因此本发明的目的是改进工艺，使得扩散能够被减少或者防止。

这个目的用半导体结构来实现，所述半导体结构包括：第一半导体层；体半导体层；在第一半导体层与体半导体层之间的绝缘层；至少部分地在绝缘层内的第一注入区；以及至少部分地在体半导体层内的第二掺杂区；其中第一注入区具有在绝缘层内示出最大值以及在体半导体层内延伸的尾部的注入分布，以抑制第二掺杂区的第二掺杂材料在绝缘层内的扩散。

由于这样的方法，可以形成其中绝缘层具有良好电特性的结构。