[发明专利]用于高密度电感器的薄膜结构和晶片级封装中的重分布

说明书

本申请要求于2011年8月11日提交的美国临时专利申请序列号US61/522,628的优先权，将其全部内容通过引用结合于此。

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技术领域

本公开一般涉及用于半导体器件的结构和方法，并且更特别地涉及用于电子晶片级芯片规模封装（electronic wafer-level chip-scale packaging）与倒装芯片封装（flip-chip packaging）和装配的结构和方法。

背景技术

在晶片级封装中，使用各种金属沉积、平版印刷和金属蚀刻方法将电路附加地形成于晶片。该电路可以为单独的电路功能提供电连续性，并也可以提供无源器件结构（passive device structures）例如电感器和天线。

重分布（重新布线，RDL）是在晶片级封装中利用的、用于在器件上除原焊垫之外位置的凸点互连的定位上提供灵活性（flexibility）的电路类型。例如，在图1中图示RDL应用的典型电路图案，其中用金属导体RDL线140连接原焊垫位置120和最终焊垫位置100。用160指示沿RDL线140和电感器电路180的在线之间的间隔。通过重定位焊垫，可以在较低成本的印刷电路板上并用更普通的大规模生产装配设备来装配小片（die）。在重分布和其他类型的电路中希望较小的几何形状从而在最终装配中实现小型化和较小机械外壳。

电路放置在芯片/器件上，同时它们仍以晶片形式利用电镀方法或物理气相沉积（PVD或溅射）。在随后的沉积、平版印刷和蚀刻处理期间形成的电路线的宽度在宽度上通常是10到20微米，并且线路之间间隔通常是10-20微米。

通过电镀应用电路是缓慢且昂贵的方法，并需要若干步骤，包括将约.1到1微米厚的籽晶层（seed layer）应用（其被最终电镀）至厚度取决于应用通常为5微米至10微米的较厚金属产生电路线和电路间隔的初始的PVD步骤。图2图示使用电镀法用于形成电路RDL结构210的示例性方法。在方法步骤201中示出进入的晶片。在202中示出由第一电介质沉积和图案化步骤产生的结构。接下来，沉积溅射的籽晶层。在203中示出由溅射的籽晶层沉积产生的结构。在204中图示镀覆抗蚀剂沉积和图案化步骤。RDL铜电镀步骤产生在205中图示的结构。然后除去抗蚀剂并且蚀刻籽晶层，产生在206中示出的结构。然后进行第二电介质沉积和图案化步骤，产生在207中示出的结构。然后进行凸点下金属处理步骤，产生在208中示出的结构。随后附装金属球，产生在209中图示的结构。因为在光致抗蚀剂通道中形成镀覆并然后以最小侧壁不均匀度蚀刻掉初始籽晶层，所以可能实现低于10微米的高分辨率的电路间隔（circuit space）。然而由于光致抗蚀剂分辨率，实现低于10微米的高分辨率的电路线更有挑战。

通过溅射或PVD应用电路是更低成本、更快速的方法，因为其不需要二次电镀步骤并且在具有1到2微米的典型厚度的原籽晶层中形成线路和间隔。图3图示使用PVD法用于形成具有典型金属堆叠结构320的RDL电路线310的示例性方法。参考在301中示出的结构，涂覆第一介电层（“聚合物1”），并且曝光、显影且固化晶片。在由在302中示出的结构图示的随后步骤中，用铝、镍钒和铜图案溅射金属重分布籽晶层并蚀刻从而形成重分布和电感器延展件（runner）。在由303图示的随后步骤中，涂覆第二介电层（“聚合物2”），并且曝光、显影并固化晶片。随后附装金属球，如在304中图示。由于在用于高产量的蚀刻方法期间需要光致抗蚀剂与籽晶层的适当粘附力，因此由PVD形成的电路限于10-20微米线路和间隔。

发明内容

本公开的一个或多个实施方式针对使得能够形成用于在具有增加产量的晶片级和倒装芯片封装中利用的电感器、天线、转子、线圈结构、MEM结构和重分布（RDL）的高密度电路。

在一个实施方式中，本发明提供包括晶片衬底和金属堆叠籽晶层的封装。金属堆叠籽晶层包括钛薄膜外层。提供与金属堆叠籽晶层的钛薄膜外层接触的抗蚀剂层，该抗蚀剂层形成电路。

在一个实施方式中，本发明提供用于制造封装的方法。形成具有钛薄膜外层的金属堆叠籽晶层。形成抗蚀剂层以使得与金属堆叠籽晶层的钛薄膜外层接触，并且由抗蚀剂层形成电路。