[发明专利]绝缘栅晶体管及其生产方法

说明书

技术领域

本发明涉及功率半导体器件领域。它涉及如权利要求1开端所述的绝缘栅双极和如权利要求16所述的制造方法。

背景技术

图1示出带有平面栅电极的现有技术IGBT 120。IGBT 120是带有四层结构的器件，这些层布置在发射极侧11上的发射极电极2与集电极侧15上的集电极电极25之间，集电极侧布置在发射极侧11的对面。(n)掺杂漂移层8布置在发射极侧11与集电极侧15之间。p掺杂基极层5布置在漂移层8与发射极电极2之间，基极层5与发射极电极2直接电接触。n掺杂源极区域7布置在嵌入平面基极层5的发射极侧11上，并且接触发射极电极2。

平面栅电极31布置在发射极侧11之上。平面栅电极31通过第一绝缘层34与基极层5、第一源极区域7和漂移层8电绝缘。存在第三绝缘层38布置在平面栅电极31与发射极电极2之间。在集电极侧上，集电极层9布置在漂移层8与集电极电极25之间。

此类平面MOS单元设计在应用到BiMOS类型开关概念时展示了多个缺点。由于多个效应原因，器件具有高通态损耗。平面设计提供横向MOS沟道，沟道受到单元附近载流子扩张（也称为JFET效应）影响。因此，平面单元显示低载流子增强。此外，由于横向沟道设计原因，平面设计也由于MOS沟道外的横向电子扩张的原因而经受空穴排流效应（hole drain effect ，PNP效应）。单元之间的区域为PiN二极管部分提供强电荷增强。然而，此PiN效应只能显示在低单元封装密度（区域内少量的单元）的高电压器件中的积极影响。为实现降低的沟道电阻，平面器件变得带有更小的单元封装密度，并且这只能够通过窄间距（两个单元之间的距离）补偿，由此降低了PiN效应。

通过引入包围平面基极层的n掺杂增强层，高损耗已得以降低。

关于阻断能力，平面设计由于在单元中和在单元之间的低峰值场原因而提供良好的阻断能力。

平面设计能够具有在栅电极下方的大MOS累积区域和大的关联电容。不过，由于在在单元之间应用场氧化物类型层以降低密勒电容原因，器件显示了良好的可控性。因此，能够为平面设计实现良好的可控性和低交换损耗。

此外，能够轻松调整平面设计中的单元密度以用于要求的短路电流。

因此，将所有上面提及的效应考虑在内，现有技术平面单元应用极窄的单元和与场氧化物层的宽间距。

作为平面设计的备选，引入了具有如图2所示沟槽MOS单元设计的现有技术IGBT 130，其中，通过第一绝缘层34，沟槽栅电极3与基极层5、第一源极区域7和漂移层8电绝缘。沟槽栅电极3布置在相同平面上并且横向于基极层5，并且比基极层5更深地延伸到漂移层8中。

通过此沟槽栅电极设计，通态损耗更低，这是因为沟槽设计提供垂直MOS沟道，这在垂直方向提供了电子的增强注入，并且在单元附近没有经受电荷扩张（所谓的JFET效应）的缺陷。因此，沟槽单元显示了相对更低的损耗的改进很多的载流子增强。由于垂直沟道设计的原因，沟槽也由于MOS沟道外改进的电子扩张原因而提供更小的空穴排流效应（PNP效应）。在沟槽的底部，有为PIN二极管部分提供强电荷增强的累积层。因此，宽和/或深的沟槽显示了最佳性能。沟槽设计提供大的单元封装密度，用于降低了沟道电阻。然而，沟槽设计由于高峰值电场原因而在沟槽的底角附近经受更低的阻断能力。沟槽设计具有大的MOS累积区域和关联电容，且难以在沟槽中应用场氧化物类型层以降低密勒电容。因此，器件导致差的可控性和高交换损耗。此外，沟槽设计中的高单元密度将导致高短路电流。

为降低上面提及的效应，沟槽栅电极已变得宽且深，而单元要变窄，以便降低损耗并且能够保持短路电流低。然而，此类沟槽难以加工，并且将仍经受差的可控性。

在图3所示另外的现有技术概念中，已应用具有带间距沟槽栅电极300设计的IGBT 140，其中，在单元之间插入MOS区域。两个沟槽栅电极3通过由与沟槽栅电极相同的材料制成的层连接，由此形成其中布置了基极层的一部分的下方区域，但在此MOS区域中没有源极区域或基极层到发射极电极的接触可用。然而，由于在交换期间从有间距区域的慢场扩张（图3）原因，此类器件产生了差的阻断属性和高交换损耗。

在图4所示另一方案中，空沟槽单元110已被引入另一现有技术IGBT 150中，其中，有源单元100和空单元110以交替方式布置。基极层5和第一源极区域7没有到空单元110中发射极电极2的接触，然而，对有间距沟槽设计提及的那些问题类似的问题却适用。对于此设计，可在漂移层8与基极层5之间引入n掺杂增强层以便降低通态损耗。