[实用新型]用于集成电路SOC芯片的带多路复位源的复位电路

权利要求书

1.一种用于集成电路SOC芯片的带多路复位源的复位电路，其特征在于，包括：至少两路置位/清除电路、一个定时延迟电路及一个或非门；每路置位/清除电路包括一个复位源、一个或门、一个带置位优先级的R-S触发器，R-S触发器的“S”端接入复位源的相应复位信号，与所述相应复位信号同级别、优先级别的其他复位信号及定时延迟电路提供的延时复位信号接入或门，或门的输出端接该R-S触发器的“R”端；每路置位/清除电路的R-S触发器的“Q”端分别连接或非门的一个输入端。

2.根据权利要求1所述的带多路复位源的复位电路，其特征在于，包含：上电复位源por、外部复位源xres和看门狗输出复位源wdt_out，三个带置位优先级的R-S触发器U1、U2和U3，四个或门OR1、OR2、OR3、OR4，或非门NOR1、及一个D触发器D1；所述上电复位源por接R-S触发器U1的“S”端，外部复位源xres和定时延迟电路提供的延时复位信号Q6经或门OR1后接R-S触发器U1的“R”端，R-S触发器U1的“Q”端接或非门NOR1的第一输入端；外部复位源xres接R-S触发器U2的“S”端，上电复位源por和定时延迟电路提供的延时复位信号Q6经或门OR2后接R-S触发器U2的“R”端，R-S触发器U2的“Q”端接或非门NOR1的第二输入端；

上电复位源por和外部复位源xres经或门OR4后接D触发器D1的“CLR”端，D触发器D1的“D”端接看门狗输出复位源wdt_out；D触发器D1还输入一低频率信号clk_low，D触发器D1的“Q”端将对看门狗输出复位源wdt_out进行同步后的看门狗复位输出寄存信号wdr输入给R-S触发器U3的“S”端；上电复位源por、外部复位源xres及定时延迟电路提供的延时复位信号Q1经或门OR3后接R-S触发器U3的“R”端，R-S触发器U3的“Q”端接或非门NOR1的第三输入端；或非门NOR1的输出端为复位信号RESETn_Core。

3.根据权利要求2所述的带多路复位源的复位电路，其特征在于，还包括或非门NOR2，所述上电复位源por，外部复位源xres和看门狗复位输出寄存信号wdr分别接入或非门NOR2的输入端，或非门NOR2的输出端为复位信号RESETn。