[发明专利]半导体装置的数据输出定时控制电路

说明书

相关申请的交叉引用

本申请要求2012年2月20日向韩国知识产权局提交的申请号为10-2012-0017103的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置，更具体而言，涉及一种数据输出定时控制电路（data output timing control circuit）。

背景技术

半导体装置被配置成经由时钟同步系统操作以匹配操作定时，并且在不发生错误的情况下保证更快的操作。如果在半导体装置内部使用外部时钟，则在输出数据中会发生由于内部电路引起的时间延迟（时钟歪斜，clock skew）。因此，被提供用于产生DLL时钟的延迟锁定环包括对模型延迟值tREF的补偿，所述模型延迟值tREF是通过将半导体装置的内部电路（即，输出数据的路径）的延迟量进行建模而获得的。通过在半导体装置中使用DLL时钟，可以与外部时钟同步地将数据输出到半导体装置的外部。

另一方面，在半导体装置中，根据数据输出延迟信息（CAS潜伏时间）来确定在读取操作期间向半导体装置的外部输出数据的时间点。数据输出延迟信息指示在接收基于外部时钟输入的外部读取命令之后要经过多少个时钟周期后才输出第一数据。数据输出定时控制电路是在半导体装置内部单独提供的一种电路，使得可以输出数据以匹配数据输出延迟信息。

数据输出定时控制电路的目的是在设定的外部时钟的上升沿向外部输出第一数据，并且为此，数据输出定时控制电路产生用于控制数据输出时间的输出使能标志信号。输出使能标志信号是与DLL时钟同步的半导体装置的内部信号。

图1是现有领域中的数据输出定时控制电路的框图。

图1中所示的现有领域的数据输出定时控制电路包括延迟锁定环10、延迟量计算单元20以及相位调整单元30。

延迟锁定环10被配置成接收外部时钟EXTCLK，并且通过将外部时钟延迟n*tCK-tREP（其中，n是自然数，tCK可以是一个时钟周期）来产生DLL时钟DLLCLK，以补偿可以是复制延迟时间的另一个模型延迟值tREP。具体地，延迟锁定环10包括：可变延迟单元11，所述可变延迟单元11被配置成响应于相位检测信号PDET，而调整外部时钟EXTCLK的延迟量（结果，将延迟量调整为n*tCK-tREP）；延迟模型单元12，所述延迟模型单元12被配置成将DLL时钟DLLCLK延迟模型延迟值tREF，并且产生反馈时钟FBCLK；以及相位比较单元13，所述相位比较单元13被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，并产生相位检测信号PDET。

延迟量计算单元20被配置成将数据输出延迟信息CL的码值减去计数码N的码值并且输出减法的结果作为延迟控制码CL-N，所述计数码N的码值是通过对基于外部时钟EXTCLK的输出复位脉冲信号OERST的延迟量（n*tCK-tREP）+（tREP）——即n*tCK——计数而获得的。具体地，延迟量计算单元20包括：可变延迟单元21，所述可变延迟单元21被配置成将输出复位脉冲信号OERST延迟n*tCK-tREP；以及延迟模型单元22，所述延迟模型单元22被配置成响应于相位检测信号PDET而将输出复位脉冲信号OERST延迟tREP（可变延迟单元21和延迟模型单元22可以包括复位脉冲延迟单元，并且复位脉冲延迟单元的输出信号被定义为延迟的输出复位脉冲信号DOERST）。延迟量计算单元20还可以包括计数器单元23，所述计数器单元23被配置成与外部时钟EXTCLK同步地响应于外部复位脉冲信号OERST而开始计数，响应于延迟的输出复位脉冲信号DOERST而完成计数，以及产生计数码N。另外，延迟量计数单元20还可以包括计算单元24，所述计算单元24被配置成将具有数据输出延迟信息CL的码值减去计数码N的码值，并且输出减法的结果作为延迟控制码CL-N。