[发明专利]半导体装置的制造方法

说明书

技术领域

本发明是有关于一种半导体技术，特别是有关于一种具有小尺寸接触插塞的半导体装置的制造方法。

背景技术

在纳米半导体工艺中，随着集成电路迈向高密度及体积小的演进，关键尺寸(Critical Dimension)的要求愈来愈小，而使相对的开口深宽比(High AspectRatio)要求愈来愈高，因此对于刻蚀工艺的技术挑战也就愈来愈大。然而，在小关键尺寸及高深宽比的开口刻蚀工艺中，由于时常因为内层介电(interlayerdielectric,ILD)层或金属层间介电(inter-metal dielectric,IMD)层中的开口底部缩口或是刻蚀不完全造成邻近开口底部的介电层发生桥接，使得后续形成的接触插塞出现接触不良或电性开路等缺陷，因而导致装置的电性及良率产生问题。

传统上，通常是通过调整刻蚀气体比例、刻蚀时间、工艺功率、或工艺压力等参数，以达到较好的刻蚀轮廓。然而，在小关键尺寸的刻蚀工艺中，虽然通过上述方式可以大致减少底部缩口的情况，但是仍然容易发生底部刻蚀不完全而导致桥接的问题。

因此，有必要寻求一种新颖的半导体装置的制造方法，其能够解决或改善上述的问题。

发明内容

本发明提供一种半导体装置的制造方法，以解决现有技术中存在的容易发生底部刻蚀不完全而导致桥接的问题。

本发明实施例提供一种半导体装置的制造方法，包括提供一基底，其具有交替排列的多个第一隔离结构及多个第二隔离结构。在基底的每一第二隔离结构上形成一绝缘突出部。在每一绝缘突出部的两相对侧壁上分别形成一导电间隙壁，以露出每一第一隔离结构。在露出的每一第一隔离结构上形成一绝缘层。

根据本发明实施例，由于掩膜图案层仅覆盖对应于第二隔离结构的氧化硅层，使绝缘层中开口深宽比降低，进而减少刻蚀工艺中发生开口底部缩口或刻蚀不完全造成桥接的问题发生，因此，降低了后续形成的接触插塞出现缺陷的可能性。

附图说明

图1A至图1J是对应于图3A至图3J沿着I-I’线的半导体装置的制造方法剖面示意图；

图2A至图2J是对应于图3A至图3J沿着II-II’线的半导体装置的制造方法剖面示意图；以及

图3A至图3J是本发明实施例的半导体装置的制造方法平面示意图。

附图标记

10~主动区；               100~基底；

110~第一沟槽；            120~第二沟槽；

130~第三沟槽；            110a~第一隔离结构；

120a~第二隔离结构；       130a~第三隔离结构；

210a、210b、210c~开口；

220、320、520~掩膜图案层；

300~栅极层；

330~栅极电极；

430~栅极间隙壁；

550~绝缘突出部；

600~第一导电层；

700~第二导电层；

730、740、750~导电间隙壁；

800~绝缘层。

具体实施方式

以下说明本发明实施例的半导体装置的制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的图式及说明内容中是使用相同的标号来表示相同或相似的部件。

图3A至图3J是绘示出本发明实施例的半导体装置的制造方法平面示意图。再者，图1A至图1J及图2A至图2J，其是分别绘示出对应于图3A至图3J沿着I-I’线的半导体装置的制造方法剖面示意图以及对应于图3A至图3J沿着II-II’线的半导体装置的制造方法剖面示意图。

请参照图1A、图2A及图3A，提供一基底100。在基底100上形成掩膜图案层220，以定义出基底100的主动区10(action area，AA)，如图3A所示。在本实施例中，掩膜图案层220可由光刻胶所构成，且包括多个开口210a、210b及210c，以露出下方的基底100。