[发明专利]形成图案的方法有效
申请号: | 201210471810.6 | 申请日: | 2012-11-20 |
公开(公告)号: | CN103839769A | 公开(公告)日: | 2014-06-04 |
发明(设计)人: | 谢荣源 | 申请(专利权)人: | 华邦电子股份有限公司 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/311;H01L21/3213;H01L21/308 |
代理公司: | 隆天国际知识产权代理有限公司 72003 | 代理人: | 张龙哺;冯志云 |
地址: | 中国台湾台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 形成 图案 方法 | ||
1.一种形成图案的方法,包括:
提供具有第一区域、第二区域与第三区域的基底;
于所述第一区域、所述第二区域与所述第三区域的所述基底上分别形成第一图案、第二图案与第三图案,所述第一图案具有第一线宽L1与第一间距S1,所述第二图案具有第二线宽L2与第二间距S2,所述第三图案具有第三线宽L3与第三间距S3,其中S1/L1=3,S2/L2为大于或等于3的整数且S3/L3=1;
于所述第一图案、所述第二图案与所述第三图案的侧壁上分别形成第一间隙壁、第二间隙壁与第三间隙壁;
于所述第一区域的所述基底上形成第一罩幕层,所述第一罩幕层覆盖所述第一图案与所述第一间隙壁;
于暴露出的所述基底上形成第二罩幕层;以及
移除所述第一罩幕层、所述第一图案、所述第二图案与所述第三图案。
2.如权利要求1所述的形成图案的方法,其中所述第一线宽L1与所述第二线宽L2小于或等于50nm,而所述第三线宽L3大于50nm。
3.如权利要求1所述的形成图案的方法,其中所述第一间隙壁、所述第二间隙壁与所述第三间隙壁的形成方法包括:
于所述基底上共形地形成间隙壁材料层;以及
进行非等向性蚀刻工艺。
4.如权利要求1所述的形成图案的方法,其中所述第二罩幕层的形成方法包括:
于所述基底上形成罩幕材料层;以及
进行非等向性蚀刻工艺,移除位于所述第一罩幕层、所述第二图案、所述第二间隙壁、所述第三图案与所述第三间隙壁上方的所述罩幕材料层。
5.如权利要求1所述的形成图案的方法,其中所述基底为介电基底。
6.如权利要求5所述的形成图案的方法,其中在移除所述第一罩幕层、所述第一图案、所述第二图案与所述第三图案之后,还包括:
于所述基底上形成导体材料层;以及
进行平坦化工艺,直到暴露出所述第一间隙壁、所述第二间隙壁、所述第三间隙壁与所述第二罩幕层。
7.如权利要求1所述的形成图案的方法,其中所述基底为导体基底。
8.如权利要求7所述的形成图案的方法,其中在移除所述第一罩幕层、所述第一图案、所述第二图案与所述第三图案之后,还包括以所述第一间隙壁、所述第二间隙壁、所述第三间隙壁与所述第二罩幕层为罩幕,移除部分所述基底。
9.如权利要求1所述的形成图案的方法,其中所述基底为硅基底。
10.如权利要求9所述的形成图案的方法,其中在移除所述第一罩幕层、所述第一图案、所述第二图案与所述第三图案之后,还包括:
以所述第一间隙壁、所述第二间隙壁、所述第三间隙壁与所述第二罩幕层为罩幕,移除部分所述基底,以形成多个沟渠;
于所述基底上形成绝缘材料层,并填满所述沟渠;
进行平坦化工艺,直到暴露出所述第一间隙壁、所述第二间隙壁、所述第三间隙壁与所述第二罩幕层;以及
移除所述第一间隙壁、所述第二间隙壁、所述第三间隙壁与所述第二罩幕层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造