[发明专利]MOS器件及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种MOS器件及其形成方法。

背景技术

众所周知，应力可以改变硅材料的能隙和载流子迁移率。随着硅材料压阻效应（Piezoresistance Effect）的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术（Strained Silicon）。

公开号为US2007/0196992A1的美国专利申请中公开了一种具有锗硅和碳化硅重掺杂区的应变硅CMOS器件，请参考图1，包括：半导体衬底10，所述半导体衬底10包括待形成NMOS器件的第一区域I和待形成PMOS器件的第二区域II，利用浅沟槽隔离结构15将相邻的第一区域I和第二区域II隔开；位于所述第一区域I上表面的栅极结构20，所述栅极结构20包括位于所述第一区域I上表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁上的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的重掺杂区25；位于所述第二区域II上表面的栅极结构30，所述栅极结构30包括位于所述第二区域II表上面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁上的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的重掺杂区35；其中所述第一区域I的重掺杂区25的材料为原位形成的碳化硅（SiC），所述第二区域II的重掺杂区35的材料为原位形成的锗硅（SiGe）。

对于NMOS晶体管而言，填充重掺杂区25的材料是碳化硅，其晶格常数小于半导体衬底10的晶格常数，对所述重掺杂区25之间的沟道产生拉伸应力，有利于提高电子的迁移率。对于PMOS晶体管而言，填充重掺杂区35的材料是锗硅，其晶格常数大于半导体衬底10的晶格常数，对所述重掺杂区35之间的沟道产生压缩应力，有利于提高空穴的迁移率。

然而，通过上述CMOS器件结构提高栅极结构下方沟道区的应力时效果有限，载流子的迁移率提高较小，对器件性能的提高有限。

发明内容

本发明解决的问题是提供一种MOS器件及其形成方法，有效提高MOS器件沟道区的应力，进而提高所形成MOS器件的性能。

为解决上述问题，本发明技术方案提供了一种MOS器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构包括位于半导体衬底上的伪栅以及位于伪栅侧壁上的侧墙；在所述伪栅结构两侧的半导体衬底内形成应力层；在所述伪栅结构两侧的应力层和半导体衬底上形成层间介质层，所述层间介质层的上表面与伪栅结构的上表面齐平；对所述伪栅和半导体衬底进行刻蚀，形成凹槽，所述凹槽的底面低于所述半导体衬底的上表面；在所述凹槽内依次形成栅介质层和位于所述栅介质层上的栅极，所述栅极的上表面与所述层间介质层的上表面齐平。

可选的，所述凹槽的底面距所述半导体衬底的上表面的距离为10埃~50埃。

可选的，所述MOS器件为NMOS器件，所述应力层的材料为碳化硅。

可选的，所述MOS器件为PMOS器件，所述应力层的材料为锗硅。

本发明技术方案还提供了一种MOS器件，包括：半导体衬底；栅极结构，所述栅极结构包括栅介质层、位于所述栅介质层上的栅极和位于所述栅极两侧半导体衬底上的侧壁，所述栅介质层位于半导体衬底内且其上表面低于所述半导体衬底的上表面，或者所述栅介质层的上表面与所述半导体衬底的上表面持平，所述栅极的上表面高于所述半导体衬底的上表面；应力层，位于所述栅极结构两侧的半导体衬底内。

可选的，所述栅介质层和位于半导体衬底内的栅极的厚度和为10埃~50埃。

与现有技术相比，本发明技术方案具有以下优点：

在去除伪栅形成栅极过程中，先对伪栅及其下方的半导体衬底进行刻蚀，形成底面低于半导体衬底上表面的凹槽，然后在凹槽中依次形成栅介质层和栅极，使MOS器件的栅介质层形成于应力层之间的半导体衬底内，进而使MOS器件的沟道区位于应力层之间的半导体衬底内，增大了沟道区与紧邻应力层的半导体衬底的接触面，增大了施加于沟道区的应力，提高了MOS器件沟道区中载流子的迁移率，进而提高了所形成MOS器件的性能。

附图说明

图1为现有技术中一种具有锗硅和碳化硅重掺杂区的CMOS器件的剖面结构示意图；

图2至图6为本发明MOS器件的形成方法一个实施例的剖面结构示意图；

图7至图10为本发明MOS器件的形成方法另一个实施例的剖面结构示意图。

具体实施方式