[发明专利]用于图案化形成的自组装单层

说明书

本公开涉及用于图案化形成的自组装单层，具体涉及一种用于制造半导体器件的工艺。在一些实施例中，半导体器件包括图案化表面。图案可以由自组装单层形成。公开的工艺提供可以快速沉积的自组装单层，因此，增加生产吞吐量并且减少成本，以及提供形状大致均匀的图案。

技术领域

本发明涉及半导体领域，更具体地，涉及用于图案化形成的自组装单层。

背景技术

半导体技术的持续发展的趋势是构建具有更多和/或更快半导体器件的集成电路。然而，和往常情况一样，因为器件的尺寸一代比下一代变小，所以，在制造下一代集成电路器件中使用一些现有的制造技术是无法实现足够精确的目的的。例如，在常规的半导体器件中使用间隔件来提供晶体管中的源极区域和漏极区域与栅极的对准。间隔件在均匀性和形状上的细微差别足以改变器件的操作特性。

发明内容

为解决上述问题，本发明提供了一种用于制造半导体器件的方法，包括：提供具有图案化表面的半导体衬底；在图案化表面的上方沉积第一自组装单层，以在其上形成第一图案布置；以及在通过第一图案布置所创建的图案的上方沉积第二自组装单层，以在其上形成第二图案布置。

其中，自组装单层的第一布置是由图案化表面来限定的。

该方法进一步包括去除第一图案布置，以形成由间隔件的第一布置所创建的图案。

其中，第二图案布置的间距是第一图案布置的间距的一半。

该方法进一步包括去除由第一布置所创建的图案，以形成用于沉积第二布置的图案。

其中，自组装单层包括硫醇、氯化物或者氟化物的头基。

其中，沉积包括旋涂。

该方法进一步包括沉积附加自组装单层，以减小间距。

此外，还提供了一种在半导体衬底上形成图案的方法，包括：提供包括图案化牺牲层的半导体衬底；在图案化牺牲层的上方沉积自组装单层(SAM)，以在图案化牺牲层的上表面的上方形成SAM帽，并且在图案化牺牲层的侧壁周围形成SAM侧壁；去除SAM帽，以露出图案化牺牲层的上表面，同时保持SAM侧壁不变；以及在去除SAM帽之后，去除图案化牺牲层，以使SAM侧壁形成第一图案布置。

该方法进一步包括：进行蚀刻以形成由第一图案布置所限定的第二图案；以及在第二图案的上方沉积附加自组装单层，以在第二图案的上表面的上方形成SAM帽，并且在第二图案的侧壁周围形成SAM侧壁。

该方法进一步包括：去除SAM帽以露出第二图案的上表面，同时保持SAM侧壁不变，从而形成第二图案布置。

其中，第二布置的间距是第一布置的间距的一半。

其中，牺牲层包括金属，并且自组装单层的头基对金属具有特异性。

其中，自组装单层包括硫醇、氯化物或者氟化物的头基。

其中，图案化牺牲层直接设置在氮化物过渡层上。

其中，在沉积时，SAM选择性地沉积在牺牲层上而未形成在氮化物过渡层上。

其中，牺牲层是金属层，以及SAM包括硫醇、氯化物或者氟化物的头基。

此外，还提供了一种在半导体器件上形成图案的方法，包括：提供其上具有图案化表面的半导体衬底，图案化表面具有由第一间距限定的部件；以及在图案化表面的上方形成自组装单层的布置，自组装单层具有头基和尾基，头基包括硫醇、氯化物或者氟化物，其中，布置提供具有第二间距的部件，第二间距减小至第一间距的一半。

其中，自组装单层的头基包括硫醇，并且自组装单层的尾基被官能团化以提高蚀刻选择性。

其中，自组装单层的厚度被形成为大约16nm。