[发明专利]一种半导体器件及其制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。

相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET中栅极的长度通过测量鳍片的平行长度得到，所述栅极的宽度是所述鳍片高度的两倍与鳍片宽之和，鳍片的高度限制了器件的电流以及栅极的电容，鳍片的宽度会影响器件的阈值电压以及短沟道控制。

随着CMOS技术的不断发展，半导体器件制备技术中已经出现三栅极（Tri-gate）、FinFET、双栅极（Dual gate），甚至已经出现无节点（junction-less）的晶体管，来增强器件的性能和集成度。

目前已经提出了无节点（junction-less）的晶体管，所述晶体管为纳米线晶体管，在n型无节点晶体管中，在所述衬底的源漏区以及沟道中均重掺杂了相同类型的n型掺杂剂，在p型无节点晶体管中，在所述衬底的源漏区以及沟道中均重掺杂了相同类型的p型掺杂剂。所述晶体管的制备大大简化了制备工艺，在该过程中可以省略光环/扩展和源/漏注入的步骤，避免了形成所述栅极堆叠进行离子注入后激活退火的步骤，从而降低产生热预算，同时在栅极金属以及栅极介质层材料的选择上提供了更多的可能。

因此，虽然现有技术中存在无节点（junction-less）的晶体管，但是目前制备方法以及得到的晶体管的漏极电流较小，同时随着尺寸的减小，集成度也受到影响，使半导体器件性能受到限制，因此需要对目前的制备方法进行改进，以消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种半导体器件的制备方法，包括：

提供半导体衬底；

在所述衬底上形成若干叠层，所述叠层包括依次沉积的栅极材料层、栅极介电层、沟道层和栅极介电层；

图案化所述叠层中相对的两面，以形成从下往上面积依次减小的阶梯形栅极叠层，并露出部分所述栅极材料层，进而形成栅极结构，

图案化所述栅极结构两侧的叠层，以形成从下往上面积依次减小的阶梯形源漏叠层，并露出部分所述沟道层，进而形成源漏区，

在所述衬底上沉积第一介电层，以覆盖所述叠层；

在所述第一介电层上形成第一层间介质层；

图案化所述第一层间介质层和所述第一介电层，以形成栅极接触孔和源漏接触孔；

采用导电材料填充所述栅极接触孔和所述源漏接触孔，以形成栅极电极和源漏电极，进而形成3D晶体管。

作为优选，所述栅极结构和源漏区的形成方法为：

在所述衬底上形成若干层面积相同的叠层，图案化最上层叠层，以使所述最上层叠层的面积小于其下面的叠层的面积，接着图案化位于所述最上层叠层下面的叠层，按从上往下的顺序依次图案化所述叠层，以形成阶梯状的叠层结构。

作为优选，所述栅极结构和源漏区的形成方法为：

在所述衬底上形成若干层面积相同的叠层结构，图案化最底层以上的叠层，使其面积小于最底层叠层，然后图案化所述倒数第二层以上的叠层，按从下往上的顺序依次图案化所述叠层，以形成阶梯状的叠层结构。

作为优选，所述栅极叠层从上往下依次为所述栅极材料层、所述栅极介质层、所述沟道层和所述栅极介质层，相邻两层所述栅极叠层之间露出部分所述栅极材料层，以形成阶梯状栅极结构。

作为优选，所述源漏叠层从上往下依次为所述沟道层、所述栅极介质层、所述栅极材料层和所述栅极介质层，相邻两层所述源漏叠层之间露出部分所述沟道层，以形成阶梯状源漏。

作为优选，图案化所述第一介电层，以露出部分所述沟道层，并在所述源漏叠层的侧壁上形成间隙壁。

作为优选，图案化所述第一介电层，以露出部分所述半导体材料层，并在所述栅极叠层的侧壁上形成间隙壁。