[发明专利]用于多重图案化集成电路的布局方法和系统

说明书

技术领域

本发明大体上涉及集成电路(IC)，并且更特别地，涉及用于设计用于多重图案化的布局的方法和自动化工具。

背景技术

在半导体制造工艺中，光刻胶图案的分辨率在约45纳米(nm)半间距处开始模糊。为了继续使用被购买用于较大技术节点的制造装置，开发了多重曝光方法。

多重曝光或多重图案化技术(MPT)涉及连续地使用两个或两个以上不同掩模在衬底的单个层上形成图案。只要每个单独掩模内的图案遵守用于技术节点的相关最小分离距离，使用多个掩模形成的图案的组合就可以包括比最小分离距离更小的分离。MPT允许线段，并且在一些情况下，将由同一掩模上的垂直部分和水平部分形成顶(角)。从而，MPT提供灵活性并且通常允许整体IC布局的明显减小。

MPT是布局分裂方法，类似于用于图形理论中的布局分裂的M-着色问题，其中，M是用于曝光单层的掩模的数量(和曝光的数量)。例如，如果两个掩模将被使用(双重图案化，DPT)，通常是指被分配有两个“颜色类型”之一的图案，其中，颜色对应于光掩模分配。

如果给定层中的给定图案与同一层中与其距离小于最小分离距离的每个相邻图案不能分配给不同的掩模，则布局具有MPT冲突。设计者可以通过对布局作出改变或者插入缝线，在不增加掩模的数量的情况下，解决MPT冲突。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：(a)将代表位于集成电路(IC)层的至少一个区域的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化多个电路图案；(b)将离所述布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及(c)如果所述布局中的所述电路图案包括不具有任何安全独立节点的任何奇数环，则修改所述布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。

在上述方法中，进一步包括：(d)在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储所述电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用至少三个光掩模的多重图案化IC制造工艺。

在上述方法中，其中，步骤(d)包括：识别具有至少一个安全独立节点的IC层的布局的任何奇数环；将由每个识别的奇数环中的所述至少一个安全独立节点中的单个节点代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。

在上述方法中，其中，多重图案化工艺是三重图案化工艺，并且步骤(d)进一步包括：使用双重图案化掩模分配技术将布局中的每个剩余电路图案分配给所述三个光掩模中的第二个和第三个。

在上述方法中，其中，步骤(d)进一步包括：只要分配给所述第一光掩模的每个电路图案都不违反设计规则，就将来自第二光掩模或第三光掩模的剩余电路图案中的一个再分配给所述第一光掩模。

在上述方法中，其中，步骤(d)进一步包括：将来自所述三个光掩模中的一个的剩余电路图案中的一个再分配给所述三个光掩模中的另一个，以在所述三个光掩模之间更均匀地分布IC层的布局中的电路图案的总面积。

在上述方法中，进一步包括，在步骤(a)之前：形成IC层的布局的图形，所述图形包括代表电路图案的节点、代表相邻电路图案之间的相应距离小于阈值距离的通过边线连接的节点。

在上述方法中，其中，步骤(c)包括：使IC层的布局的至少一个电路图案移动或重新布线。

在上述方法中，其中，步骤(c)包括：在IC层的布局的至少一个电路图案中插入缝线。

在上述方法中，其中，在不具有任何安全独立节点的奇数环的电路图案中插入所述缝线，以将该奇数环改变为偶数环。

在上述方法中，在步骤(c)之前进一步包括：使显示器件显示IC层的布局的图形以及给出识别不具有任何安全独立节点的奇数环的指示。