[发明专利]半导体器件的形成方法以及MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及半导体器件的形成方法以及MOS晶体管的形成方法。

背景技术

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS晶体管中的电子，PMOS晶体管中的空穴）迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。

目前，采用嵌入式锗硅（Embedded SiGe）技术，即在需要形成重掺杂区的区域先形成锗硅层，然后再进行掺杂形成MOS晶体管的重掺杂区。形成所述锗硅层是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，以提高MOS晶体管的性能。

为了提高MOS晶体管的性能，除了在MOS晶体管的重掺杂区形成锗硅层外，还会在形成MOS晶体管的重掺杂区后，形成与重掺杂区连接的导电插塞前，在MOS晶体管的重掺杂区表面形成金属硅化物层，以降低MOS晶体管的导电插塞与重掺杂区之间的接触电阻。

更多关于MOS晶体管的形成工艺请参考专利号US7569443的美国专利。

然而，现有技术形成的MOS晶体管的性能不够稳定。

发明内容

本发明解决的问题是提供半导体器件的形成方法以及MOS晶体管的形成方法，提高所形成半导体器件以及MOS晶体管的稳定性。

为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：提供衬底，所述衬底上形成有伪栅，所述伪栅的顶部和侧壁上覆盖有掩膜层；对衬底表面以及伪栅顶部的掩膜层表面进行离子注入，形成离子注入层；去除伪栅侧壁上的掩膜层；去除所述离子注入层。

本发明还提供了一种MOS晶体管的形成方法，包括：提供衬底，所述衬底上形成有伪栅极结构，所述伪栅极结构包括栅介质层以及位于栅介质层上的伪栅，所述伪栅极结构的顶部和侧壁上覆盖有掩膜层；以所述掩膜层为掩模，刻蚀所述伪栅极结构两侧的衬底，形成凹槽，并在所述凹槽内填满锗硅层；对所述衬底和锗硅层表面以及伪栅极结构顶部上的掩膜层表面进行离子注入，形成离子注入层；去除伪栅极结构侧壁上的掩膜层；去除所述离子注入层；对伪栅极结构两侧的衬底进行轻掺杂离子注入，形成轻掺杂区；形成覆盖所述伪栅极结构侧壁的侧墙；对所述锗硅层进行重掺杂离子注入，形成重掺杂区。

与现有技术相比，本发明技术方案具有以下优点：

在去除伪栅侧壁上的掩膜层之前，对衬底表面和伪栅顶部上的掩膜层表面进行离子注入，形成离子注入层，在去除伪栅侧壁上掩膜层过程中，由于去除工艺对离子注入层的去除速率远小于对掩膜层的去除速率，所述离子注入层能够保护伪栅顶部上的掩膜层，避免去除工艺对衬底造成损伤以及避免伪栅顶部暴露，进而避免对后续工艺造成影响，提高所形成半导体器件的稳定性。

进一步，在离子注入层形成之后，进行退火处理，以激活离子注入层中的掺杂离子，进而能更好地保护衬底和伪栅顶部上的掩膜层，提高所形成半导体器件的稳定性。

附图说明

图1~图7为本发明MOS晶体管的形成方法一个实施例中所形成各阶段MOS晶体管的剖面结构示意图。

具体实施方式

正如背景技术部分所述，现有技术形成MOS晶体管的性能不够稳定。

经过发明人研究发现，现有技术中MOS晶体管的性能不够稳定，是由于在形成MOS晶体管重掺杂区表面的金属硅化物层时，金属硅化物会在未被掩膜层覆盖的伪栅极结构顶部堆积，在去除伪栅极结构顶部上的掩膜层后，部分伪栅仍被金属硅化物覆盖，不利于伪栅的去除以及栅极的形成，导致所形成栅极的形态较差，所形成MOS晶体管的性能不稳定。

针对上述问题，发明人提出了一种半导体器件的形成方法，在衬底上形成顶部和侧壁覆盖有掩膜层的伪栅后，对衬底表面和伪栅底部上掩膜层表面进行离子注入，形成离子注入层，然后依次去除伪栅侧壁上掩膜层和离子注入层。本发明半导体器件的形成方法在去除伪栅侧壁上掩膜层之前，先通过离子注入工艺在衬底表面和伪栅顶部掩膜层表面形成离子注入层，以在伪栅侧壁上掩膜层去除过程中保护衬底和伪栅顶部上掩膜层，避免伪栅顶部过早暴露而对半导体器件的后续形成工艺造成影响，提高了所形成半导体器件的稳定性。

参考图1至图7，通过一实施例对本发明半导体器件的形成方法以及MOS晶体管的形成方法进行详细说明。

参考图1，提供衬底101，所述衬底101上形成有伪栅极结构，所述伪栅极结构的顶部和侧壁上覆盖有掩膜层107a。