[发明专利]一种用于减小接触插塞和栅极结构之间的寄生电容的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种用于减小接触插塞（contact plug）和栅极结构之间的寄生电容的方法。

背景技术

随着互补式金属氧化物半导体（CMOS）器件尺寸的不断缩小，栅极之间的间距以及栅极和接触孔之间的间距也随之缩小。这给半导体制造技术带来了许多挑战，例如层间电容增大、接触插塞和栅极结构之间的套刻困难、PMD间隙填充不均等问题。

目前，为了减小栅极结构和接触插塞之间的电容，普遍采用低介电常数（低k）材料作为层间介电层的构成材料。但是，在先进的平面CMOS器件中仍广泛采用SiN材料构成栅极两侧的偏移间隙壁（offset spacer）、主间隙壁、接触孔蚀刻停止层（CESL）或应力记忆技术（Stress MemoryTechnology，SMT）中所使用的应力层，由于氮化硅的介电常数达到了7，所以成为减小栅极结构和接触插塞之间的寄生电容的阻碍。

因此，需要一种用于制造半导体器件的方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决上述现有技术中存在的问题，本发明提供一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括：提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。

优选地，在执行所述离子掺杂工艺之后还包括：执行热退火工艺。

优选地，所述离子掺杂工艺为离子注入工艺。

优选地，所述离子注入工艺的工艺条件包括：能量为200eV~10keV，剂量为1E14~5E16离子/cm²。

优选地，所述离子掺杂工艺为等离子体掺杂工艺。

优选地，所述等离子体掺杂工艺的工艺条件包括：功率为200W~2000W，剂量为1E14~5E16离子/cm²。

优选地，所述离子掺杂工艺所采用的源气体包含CO₂、CO、CH₄和C₂H₆中的一种或多种。

优选地，所述离子掺杂工艺所采用的源气体还含有H元素。

优选地，所述离子掺杂工艺所采用的源气体包含H₂。

优选地，所述离子掺杂工艺为原位掺杂。

优选地，在所述栅极结构两侧形成有侧墙结构。

优选地，所述侧墙结构包含氮化硅。

优选地，在所述栅极结构和所述层间介电层之间形成有接触孔蚀刻停止层。

优选地，所述接触孔蚀刻停止层包含氮化硅。

优选地，所述栅极结构包括栅极介电层和位于所述栅极介电层上的虚设多晶硅栅极。

优选地，在执行所述离子掺杂工艺之后还包括：去除所述虚设多晶硅栅极形成凹槽；在所述凹槽内填充金属层；以及对所述金属层进行平坦化，从而形成金属栅极。

优选地，在对所述层间介电层执行所述离子掺杂工艺之前还包括：在所述栅极结构的表面上形成掩蔽层。

优选地，所述掩蔽层在执行所述离子掺杂工艺之后被去除。

优选地，在执行所述离子掺杂工艺之后还包括：在所述层间介电层中形成接触孔，并填入金属，以形成接触插塞。

综上所述，根据本发明的方法通过对接触插塞和栅极结构之间的膜层进行掺杂以减小其介电常数，尤其是减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而能够减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需额外的光刻和蚀刻步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：

图1为根据本发明示例性实施例制造半导体器件的工艺流程图；以及

图2A-2D为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。

具体实施方式