[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺制作的场效应管也已经无法满足对器件性能的需求，多栅器件获得到了广泛的关注。

鳍式场效应晶体管（Fin FET）是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的鳍部和栅极结构的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨所述鳍部14上并覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。与栅极结构12相接触的鳍部14的顶部以及两侧的侧壁构成沟道区，因此，Fin FET具有多个栅，这有利于增大驱动电流，改善器件性能。

更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。

但现有技术制作的晶体管，经常存在漏电流、阈值电压漂移等问题，影响集成电路的性能。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，利用所述半导体结构的形成方法形成侧壁倾斜的鳍部，所述鳍部侧壁表面平整，能够减少后续在鳍部上形成的栅极结构的缺陷，提高鳍式场效应晶体管的性能。

为解决上述问题，本发明提出了一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内；以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。

可选的，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。

可选的，所述第一硬掩膜结构的形成工艺为：在所述半导体衬底表面形成硬掩膜层；在所述硬掩膜层内形成上小下大的开口，所述开口暴露出衬底的部分表面。

可选的，所述在硬掩膜层内形成上小下大的开口的工艺为光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种。

可选的，所述硬掩膜层具有位于半导体衬底表面的第一硬掩膜层及位于第一硬掩膜层表面的第二硬掩膜层；在所述第一硬掩膜层和第二硬掩膜层内形成暴露出半导体衬底的第一开口，形成部分第一硬掩膜层和位于所述部分第一硬掩膜层表面的部分第二硬掩膜层，其中，部分第一硬掩膜层为第一开口两侧的第一掩膜层的一部分，部分第二硬掩膜层为第一开口两侧的第二掩膜层的一部分；选择使第一硬掩膜层相对于第二硬掩膜层具有高选择比的刻蚀工艺，对部分第一硬掩膜层进行刻蚀，使得部分第一硬掩膜层沿第一开口去除部分宽度，形成所述第一硬掩膜结构。

可选的，所述第一硬掩膜层和第二硬掩膜层的材料不相同。

可选的，所述第一硬掩膜层的材料为SiO₂、SiN、Si₃N₄或SiON。

可选的，所述第二硬掩膜层的材料为SiO₂、SiN、Si₃N₄或SiON。

可选的，所述第一硬掩膜结构包括部分第二硬掩膜层和第三硬掩膜层，其中，第三硬掩膜层为沿所述第一开口对部分第一硬掩膜层进行刻蚀后得到的第一硬掩膜层的一部分。

可选的，所述第三硬掩膜层的宽度范围为10nm~30nm。

可选的，所述第三硬掩膜层的形成工艺是湿法刻蚀或者干法刻蚀。

可选的，通过控制所述第三硬掩膜层的宽度，调节形成的鳍部的侧壁的倾角。

可选的，所述刻蚀半导体衬底的工艺为干法刻蚀。

可选的，所述刻蚀半导体衬底的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的偏压为100V~300V，刻蚀时间为50s~100s。

可选的，通过控制所述等离子体刻蚀的偏压和刻蚀时间，调整形成的鳍部的侧壁的倾角。

可选的，所述采用的半导体衬底为表面晶面为（100）的衬底。

可选的，所述形成的侧壁倾斜的鳍部的侧壁晶面为（551），侧壁倾斜角度为82°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。