[发明专利]阶梯形漂移区的LDMOS器件及其制造方法

说明书

技术领域

本申请涉及一种LDMOS（Laterally Diffused MOS，横向扩散MOS晶体管）器件。

背景技术

LDMOS（横向扩散MOS晶体管，Lateral Diffuse MOS Transistor）经常被用作功率开关器件。

请参阅图1a，这是一种现有的n型LDMOS器件的示意图。在p型衬底（或外延层）10中具有横向相邻的p型掺杂区11和n型漂移区12。n型漂移区12的上表面呈水平状。在p型掺杂区11的中间位置具有n型重掺杂源端19。栅氧化层13的一端在n型漂移区12之上，另一端在n型重掺杂源端19之上，中间部分在p型掺杂区11之上。栅氧化层13之上具有栅极14。栅氧化层13和栅极14的两侧具有侧墙15。在n型漂移区12远离p型掺杂区11的一端具有n型重掺杂漏端20。在p型掺杂区11远离n型漂移区12的一端具有p型重掺杂沟道引出端21。栅氧化层13下方的p型掺杂区11是器件的沟道。如将上述n型LDMOS器件的各部分掺杂类型变为相反，就是p型LDMOS器件。

上述LDMOS器件是非沟道隔离型的，还有一类沟道隔离型的LDMOS器件。如果在图1a的基础上增加一个n阱，该n阱在p型衬底10中，而p型掺杂区11和n型漂移区12均在该n阱中，则为沟道隔离型的n型LDMOS器件。如将上述沟道隔离型的n型LDMOS器件各部分掺杂类型变为相反，就是沟道隔离型的p型LDMOS器件。

为了减小功耗，需要LDMOS器件具有尽可能低的导通电阻。因此在器件设计时总是尽可能地减小漂移区的长度（图1a中的尺寸A）、和/或提高漂移区的掺杂浓度，以降低漂移区的串联电阻。LDMOS器件都是高压器件，击穿电压是其重要的特性参数。为了提高击穿电压，需要LDMOS器件尽可能具有较大的漂移区长度和较低的漂移区掺杂浓度。显然，LDMOS器件的导通电阻和击穿电压是一对需要平衡的技术指标，现有的LDMOS器件难以兼顾。

发明内容

本申请所要解决的技术问题是提供一种全新结构的LDMOS器件，可以同时取得较低的导通电阻和较高的击穿电压。

为解决上述技术问题，本申请阶梯形漂移区的LDMOS器件在沟道和漏端之间具有漂移区，其特征是，所述漂移区的上表面具有阶梯状形貌，且从沟道到漏端方向漂移区的厚度递减，使得LDMOS器件工作时漂移区总是完全被耗尽。

本申请阶梯形漂移区的LDMOS器件的制造方法包括如下步骤：

第1步，在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区；

第2步，在硅片上形成栅氧化层及其上的多晶硅栅极，栅氧化层横跨掺杂区和漂移区的分界线；

第3步，在栅氧化层和多晶硅栅极的两侧形成侧墙；

第4步，在漂移区形成第一沟槽，其靠近栅氧化层的一端紧挨侧墙或距离侧墙一段距离，其远离栅氧化层的一端紧挨漂移区边界或距离漂移区边界一段距离；

重复第4步零次～多次，重复时在前一次沟槽远离栅氧化层的那一端形成本次沟槽，且本次沟槽的宽度小于前一次沟槽；

第5步，在掺杂区中的中间位置形成第二导电类型的重掺杂源端，重掺杂源端与n型漂移区之间且紧挨栅氧化层的区域是LDMOS器件的沟道；

在漂移区远离栅氧化层的那一端形成第二导电类型的重掺杂漏端；

在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端；

所述第一导电类型、第二导电类型分别是p型、n型；或者相反。

本申请阶梯形漂移区的LDMOS器件，由于漂移区的厚度从沟道到漏端递减，整个漂移区很容易全部耗尽，使得漂移区可以承受较高的击穿电压。同时也可允许漂移区的掺杂浓度进一步提高，使得器件的导通电阻得到较大幅度的降低。因此，本申请的LDMOS器件可同时获得高击穿电压和低导通电阻，器件特性比传统器件有很大的提高。

附图说明

图1a是现有的n型LDMOS器件的垂直剖面示意图。

图1b是图1a所示LDMOS器件在漏端加高压时耗尽区的分布示意图。

图2a是本申请的n型LDMOS器件的垂直剖面示意图。

图2b是图2a所示LDMOS器件在漏端加高压时耗尽区的分布示意图。

图3a～图3f是本申请的n型LDMOS器件（非沟道隔离）的制造方法的各步骤示意图。

图4a、图4b是本申请的LDMOS器件的阶梯形漂移区的示意图。

图中附图标记说明：