[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式场效应晶体管（Fin FET）是一种常见的多栅器件，图1~图4为现有的鳍式场效应晶体管形成过程的剖面结构示意图。

参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域Ⅰ和第二区域Ⅱ；在所述半导体衬底100上形成第一硬掩膜层101，第二区域Ⅱ的第一硬掩膜层101具有第一开口102，沿第一开口102刻蚀部分所述半导体衬底100，形成第一凹槽103。

参考图2，在所述第一硬掩膜层101（参考图1）表面形成第一隔离材料层（图未示出），所述第一隔离材料层填充满第一开口102和第一凹槽103（参考图1）；化学机械研磨所述第一隔离材料层和第一硬掩膜层101，以半导体衬底100表面为停止层，在第一凹槽103中形成第一隔离结构104，所述第一隔离结构104用于隔离相邻的有源区。

参考图3，在所述半导体衬底100上形成第二硬掩膜层105，第一区域Ⅰ的硬掩膜层105具有若干第二开口106，沿所述第二开口106刻蚀所述半导体衬底100形成若干鳍部108，相邻的鳍部108之间以及鳍部与半导体衬底100之间具有第二凹槽107，第二凹槽107的位置与第二开口106的位置相对应，第二凹槽107的深度小于第一凹槽103（参考图1）的深度，后续在第二凹槽107中填充第二隔离材料层形成第二隔离结构，用于相邻鳍部之间的电性隔离。

参考图4，在所述第二硬掩膜层105（参考图3）上形成第二隔离材料层（图中未示出），所述第二隔离材料层填充满所述第二开口106和第二凹槽107（参考图3）；化学机械研磨所述第二隔离材料层和第二硬掩膜层105，在第二凹槽107中形成第二隔离结构109，所述第二隔离结构109用于电性隔离相邻的鳍部108。

现有工艺形成第一隔离结构104和第二隔离结构109时，第一隔离结构104和第二隔离结构109及其所应的第一凹槽103和第二凹槽107，均在不同工艺步骤形成，工艺过程相对复杂。

更多关于鳍式场效应晶体管的介绍请参考公开号为US2011/0068431A1的美国专利。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，工艺过程简单。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底具有第一区域和第一区域相邻的第二区域；形成覆盖所述半导体衬底表面的第一材料层；在第一区域的第一材料层表面形成第二材料层，第一区域的第一材料层和第二材料层构成堆叠结构；在堆叠结构和第二区域的第一材料层表面形成掩膜层，第一区域的掩膜层具有若干暴露堆叠结构表面的第一开口，第二区域的掩膜层具有暴露第一材料层表面的第二开口；采用第一等离子体刻蚀工艺沿第二开口刻蚀所述第一材料层，形成暴露所述半导体衬底表面的第三开口，同时沿若干第一开口，刻蚀部分厚度所述堆叠结构，形成若干第四开口；采用第二等离子体刻蚀工艺沿第三开口刻蚀所述半导体衬底，在半导体衬底中形成第一凹槽，同时沿若干第四开口刻蚀所述堆叠结构和半导体衬底，在半导体衬底中形成若干第二凹槽，相邻第二凹槽之间为鳍部，第二凹槽深度小于第一凹槽的深度。

可选的，所述第一材料层和第二材料层的材料不相同，第一材料层相对于第二材料层的刻蚀选择比大于1:1小于等于5:1。

可选的，所述半导体衬底相对于第一材料层和第二材料层的刻蚀选择比2:1~15:1。

可选的，所述第一材料层的材料为二氧化硅，第二材料层的材料为氮化硅。

可选的，所述第一材料层的厚度为20~100纳米，第二材料层的厚度为20~100纳米。

可选的，所述第一等离子刻蚀工艺采用的气体为CHF₃和Ar，刻蚀腔压力为5~20毫托，射频功率为200~400瓦，偏置功率为20~40瓦，刻蚀温度为5~30摄氏度。