[发明专利]用于结实耐用封装的带有增强型上部接头结构的结型势垒肖特基二极管及其方法

说明书

技术领域

本发明主要涉及半导体器件结构领域。更确切的说，本发明是关于制备一种用于芯片后封装的集成支撑结构的结型势垒肖特基二极管的器件结构及其制备方法。

背景技术

与半导体-半导体P-N结型二极管相比，肖特基二极管是一种金属-半导体结型二极管，带有非常理想的低正向电压降。肖特基二极管的另一个重要的优势在于，作为一个“多数载流子”半导体器件，它的反向恢复时间很短。这就意味着，例如，如果肖特基二极管的半导体本体掺杂的N-型，那么在器件正常运行时，起主要作用的仅仅是N-型载流子（移动的电子）。

图1表示一个示例，原有技术的半导体结型势垒肖特基（JBS-SKY）二极管10。参见附加的X-Y-Z笛卡尔坐标系，原有技术的结型势垒肖特基二极管10具有以下主要部分：

半导体衬底（SCST）12，其主平面平行于X-Y平面。

在半导体衬底 12上方的有源器件区（ACDZ）20。有源器件区 20具有一个内置的结型势垒肖特基二极管24，其主器件电流平行于Z-轴。

在半导体衬底 12上方的外围保护区（PRGZ）40。尽管，为了避免不必要的繁琐细节，原有技术的结型势垒肖特基二极管10的右侧没有在此处表示出，但是本领域的技术人员应明确外围保护区 40位于有源器件区 20的附近及周围，设计外围保护区 40以便维持结型势垒肖特基二极管10的低漏电流和高击穿电压。

有源器件区20具有有源下部半导体衬底（ALSS）22以及有源下部半导体结构 22上方的有源上部接头结构（UCS）26，有源下部半导体结构 22和上部接头结构 26之间的结构成上述结型势垒肖特基二极管24。

对于这些主要部分的详细说明，半导体衬底12为带有重掺杂浓度的N++型导电性。有源下部半导体结构 22具有一个N-型半导体漂流层（SDFL）22a，延伸到外围保护区 40中，并穿过外围保护区 40，有源下部半导体结构 22的顶面还包括，沿X-Y平面，多个在半导体漂流层 22a中的P+型表面结型势垒腔（SJBP）22b，从而构成带有半导体漂流层 22a的结型势垒肖特基二极管24的结型势垒部分。与之对应，外围保护区 40具有多个外围保护环（PPGR）22c，除了延伸到外围保护区 40并因此形成图案之外，外围的保护环 22c都是由与表面结型势垒腔 22b相同的材料制成的，并且在与表面结型势垒腔 22b同一高度上的横截面。位于半导体漂流层 22a上方的外围保护区 40上部，具有多个硬掩膜环（HMRG）29a，沿X-Y平面，与外围的保护环 22c互为交替设置。外围保护区 40的上部也包括一个保护环钝化层（GRPL）29b，位于硬掩膜环 29a上方，并覆盖硬掩膜环 29a。在这种情况下，保护环钝化层 29b是由低温氧化物-磷硅酸盐（LTO-BPSG）回流玻璃制成的。

原有技术的上部接头结构 2具有一个简单的顶部接触金属（TPCM）26a。上部接头结构26的底部包括一个中间势垒金属层（BRML）28，位于顶部接触金属 26a和底部和有源下部半导体结构 22的顶面之间。中间势垒金属层 28与有源下部半导体结构 22的顶面部分一起，构成内置的结型势垒肖特基二极管24的肖特基结部分。重要的是，中间势垒金属层 28也作为一个势垒，防止顶部接触金属 2a扩散到有源下部半导体结构 22的顶面部分中，从而造成中毒。

在原有技术的结型势垒肖特基二极管10上方的是顶部器件钝化层（TDPL）30。顶部器件钝化层 30覆盖着有源器件区 20和外围保护区 40，沿X-Y平面在预设位置上，形成带有一个或多个顶部垫开口（TPO）30a低端图案，以便在原有技术的结型势垒肖特基二极管10的后续封装时，接收向下的机械接合压力2，例如通过引线接合。材料示例，顶部器件钝化层 30可以由氧化硅、氮化硅或聚酰亚胺制成。

原有技术的结型势垒肖特基二极管10的可靠性问题，在于它的制备后封装。更确切地说，伴随引线接合产生的接合力，如图中用向下的机械接合力2表示，可以在顶垫开口 30a的底部导致顶部接触金属 26a的细微破裂，反而使金属扩散，污染有源下部半导体结构 22顶部中的半导体材料，从而降低原始的肖特基结型势垒高度。单纯的后果是使封装后的原有技术结型势垒肖特基二极管10具有无法接受的高器件漏电流（IDSS）。鉴于该问题，为了封装后的可靠性问题，我们必须改进原有技术的结型势垒肖特基二极管10。

发明内容