[发明专利]单层多晶非易失性存储器单元

说明书

技术领域

本发明涉及一种用于非易失性存储器阵列的存储器单元结构。

背景技术

与标准逻辑CMOS器件的制造相比，具有堆叠式浮置栅极配置的高密度非易失性存储器单元的制造需要额外的处理步骤。因此，用于非易失性存储器单元的制造工艺通常落后于可用于逻辑CMOS器件制造的领先工艺技术。例如，2010年领先的逻辑CMOS工艺已经是28nm工艺水平，然而，用于嵌入在CMOS中的高密度非易失性存储器的最先进工艺技术仍基于90nm工艺。

通过摒弃堆叠式栅极配置，可以使用标准CMOS工艺来制造低密度非易失性存储器阵列，而无需任何附加工艺步骤。例如，这可通过将耦合电容器、检测晶体管（sensing transistor）和隧道电容器（tunnelling capacitor）置于在共用浮置栅电极以下的半导体衬底中限定的不同有源区来实现。这种单元结构在美国专利第7,671,401号中作了描述，并在图1中给予示出。图1中，23代表编程晶体管（programming transistor），21代表存取晶体管（access transistor），以及22代表控制电容器。

然而，这种低密度非易失性存储器单元具有与较常规的高密度非易失性存储器单元相比各存储器单元占用面积大的缺陷。这是因为必须确保存储器单元的有源区在衬底中充分隔开，以避免单元的组成部件之间相互影响。这甚至对于利用更先进的工艺技术的具有共用浮置栅电极的非易失性存储器而言，也是事实。例如，具有共用浮置栅电极的非易失性存储器（NOVeA）可由Synopsys供应，它使用65nm工艺技术来制造，但估计表明，这些器件仍需要约40μm²/位的面积。参见Rosenberg,John；“Embedded Flash on Standard CMOS Logic Enables Security for Deep Submicron Designs”；Virage Logic s.l.；Government Microcircuit Applications Critical Technology Conference，2009。

此外，由于因夫伦克尔-普尔（Frenkel-Poole）导电机制而致使浮置电极产生电荷损失，从而对使用深亚微米CMOS技术而无附加工艺步骤制成非易失性存储器单元的一般性追求受到阻碍。这种电荷损失是由在栅堆叠层上使用非化学计量的电介质层以提供刻蚀停止层并控制机械应力从而增强CMOS沟道的迁移率而引起的。当栅堆叠高度和间隔宽度减小时，该电荷损失加剧。由于单个耦合电容器的较大的相对周长，所以换做低密度存储器单元结构会增加由夫伦克尔-普尔导电机制而导致的电荷损失的可能性。

因此，期待着能完全使用标准CMOS处理步骤来制造的较高密度的非易失性存储器单元。这将允许非易失性存储器单元接入领先的CMOS工艺技术，并因此利用了由改进后的工艺技术所提供的更小尺寸、更高速度和更低功耗的好处。此外，需要解决在纳米尺度的非易失性存储器单元中由夫伦克尔-普尔导电机制而导致的电荷损失。

发明内容

根据本发明的第一方面，提供一种非易失性存储器单元，包括：半导体衬底；耦合电容器，其位于半导体衬底的第一有源区中；以及检测晶体管和隧道电容器，均位于半导体衬底的共享的第二有源区处，隧道电容器与检测晶体管的栅极并联配置；其中，耦合电容器、检测晶体管和隧道电容器共享一个共用的浮置栅电极，并且检测晶体管包括源极区和漏极区，它们被配置为使得隧道电容器由浮置栅电极与检测晶体管的源极区之间的重叠区域来限定。

该非易失性存储器单元优选还包括栅极电介质层，其位于浮置栅电极与半导体衬底之间。

优选地，耦合电容器由浮置栅电极与第一有源区的第一掺杂阱之间的重叠区域来限定，该耦合电容器在所有侧面上与浅沟槽隔离区邻接。

该非易失性存储器单元优选还包括半导体衬底的第三有源区，其支持用于字线的接触块，第三有源区位于第一有源区的第一掺杂阱中，但下降至半导体衬底中的第一深度，并通过浅沟槽隔离区与第一有源区分隔开，其中，第一深度小于第一有源区的第一掺杂阱深度，且第三有源区通过第一有源区的第一掺杂阱的在第一深度以下延伸的那部分电学连接至耦合电容器。

优选地，检测晶体管的源极区是共享的第二有源区的第二掺杂阱，并且在该单元的平面内，第二掺杂阱的面积显著大于浮置栅电极与第二掺杂阱之间的重叠区域的面积。优选地，检测晶体管的漏极区是轻掺杂漏极区。