[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有全应变沟道的MOSFET及其制造方法。

背景技术

从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种应变技术与新材料被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。

例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。

另外，为了提供沟道区载流子迁移率，可以采用各种非硅基材料，例如(电子)迁移率依次增高的Ge、GaAs、InP、GaSb、InAs、InSb等等。

此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiN_x层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。

通常而言，上述这些已得到广泛应用的多种沟道应变技术大致可以分为两类，也即(双轴)全局衬底应变与单轴工艺诱导沟道应变。双轴全局应变技术需要改变衬底材料，因此存在材料生长缺陷问题(例如衬底材料变化引起能级变化、态密度变化、载流子浓度变化等)、与CMOS器件工艺匹配问题、以及和超薄高k-氧化层界面态问题等。单轴局域应变技术因为采用工艺诱致应变，无需改变衬底，因此可以高效地选择沟道应变而不会存在材料生长缺陷、CMOSI艺匹配问题，并且和超薄高k-氧化层界面良好，因此逐渐成为主流的技术。

然而，双轴全局应变技术由于能在两个轴向上提供良好的应力，可以较大地有效增加载流子迁移率，如果能改进双轴工艺克服上述问题，实现优良的全应变沟道，克服现有技术的弊端而充分利用了双轴应力的优点，这将有助于进一步提高器件性能并降低成本。

发明内容

由上所述，本发明的目的在于提供一种具有全应变沟道的新型MOSFET及其制造方法。

为此，本发明提供了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构下方的衬底中的沟道区、以及沟道区两侧的源漏区，其特征在于：沟道区下方以及两侧具有应力层，源漏区形成在应力层中。

其中，应力层具有∑或倒梯形截面。

其中，源漏区顶部具有硅化物层。

其中，源漏区顶部具有含硅的盖层，在含硅的盖层上具有硅化物层。

其中，源漏区包括源漏扩展区和重掺杂源漏区。

其中，对于PMOS而言，应力层的材料包括SiGe、SiSn、GeSn及其组合；对于NMOS而言，应力层的材料包括Si:C、Si:H、SiGe:C及其组合。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧的衬底中刻蚀形成源漏沟槽，其中，源漏沟槽与栅极堆叠结构之间的部分衬底构成沟道区；在源漏沟槽中外延生长应力层，其中，应力层位于沟道区下方以及两侧；在应力层中形成源漏区。

其中，源漏沟槽具有∑或倒梯形截面。

其中，形成源漏沟槽的步骤进一步包括：刻蚀衬底形成上下等宽的第一沟槽；刻蚀第一沟槽的侧壁形成第二沟槽。其中，第二沟槽相互连通。

其中，在外延生长应力层的同时，对应力层上部进行原位掺杂，形成源漏区。

其中，对应力层进行掺杂离子注入形成源漏区。

其中，形成源漏区之后，在源漏区的顶部形成硅化物层。

其中，形成源漏区之后，在源漏区的顶部先形成含硅的盖层，然后在含硅的盖层上形成硅化物层。